Difference between revisions of "DIPb10:KP1"

From DiLab
Jump to: navigation, search
(2.posms)
Line 15: Line 15:
 
* Iesūtīšanas termiņš 19.10.2012 08:30
 
* Iesūtīšanas termiņš 19.10.2012 08:30
 
* Atrādīšanas termiņš 19.10.2012 12:10
 
* Atrādīšanas termiņš 19.10.2012 12:10
 
=== 2.posms ===
 
* Reģistru fails (Register file) - [http://books.google.lv/books?id=1lD9LZRcIZ8C 5.3, B.8]
 
** ieejas signāli ReadRegister1(4:0), ReadRegister2(4:0), WriteRegister(4:0), WriteData(31:0), RegWrite
 
** izejas signāli ReadData1(31:0), ReadData2(31:0)
 
* Iesūtīšanas termiņš 26.10.2012 08:30
 
* Atrādīšanas termiņš 26.10.2012 12:10
 
 
'''Uzmanību! Šī kursa projekta izpilde var būtiski atvieglot (bet neizpilde - ievērojami sarežģīt) vidussemestra kontroldarba praktiskās daļas uzdevuma izpildi.'''
 

Revision as of 18:39, 13 October 2016

Vientakts procesora elementu projektēšana

  • Kursa projektu studenti veic individuāli.
  • Kursa projekta izpilde var tikt veikta gan praktisko darbu laikā, izmantojot LU datorresursus, gan citā laikā, izmantojot citus studentiem pieejamos datorresursus.
  • Kursa projekts ir sadalīts 2 secīgos posmos.
  • Uzsākt nākošo posmu students var tikai tad, kad ir veiksmīgi nokārtojis ieskaiti par iepriekšējā posmā paveikto.
  • Lai nokārtotu ieskaiti, ir jābūt izpildītiem sekojošiem nosacījumiem:
    • līdz kārtējās lekcijas sākumam uz e-pasta adresi rinalds punkts ruskuls pie gmail punkts com ir iesūtīts saarhivēts ISE projekts;
    • kārtējo praktisko darbu laikā ir atrādīts ISE projekts, kurā ar testpiemēriem tiek prezentēta izveidotā funkcionalitāte;

1.posms

  • Aritmētiski loģiskais bloks (ALU) - 5.4, B.5, B.6
    • ieejas signāli A(31:0), B(31:0), OPCODE(3:0)
    • izejas signāli RESULT(31:0), ZERO, OVERFLOW, CarryOut
    • operācijas AND(0000), OR(0001), ADD(0010), SUB(0110), SLT(0111), NOR(1100)
  • Iesūtīšanas termiņš 19.10.2012 08:30
  • Atrādīšanas termiņš 19.10.2012 12:10