Difference between revisions of "LU-DIP-b"

From DiLab
Jump to: navigation, search
(PV1)
(Kalendārs)
(18 intermediate revisions by the same user not shown)
Line 30: Line 30:
 
|-
 
|-
 
|
 
|
===== 11.09.2020 =====
+
===== 15.09.2021 =====
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
  
Line 38: Line 38:
 
|-
 
|-
 
|
 
|
===== 18.09.2020 =====
+
===== 22.09.2021 =====
 
|  
 
|  
 
[http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi.]
 
[http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi.]
Line 48: Line 48:
 
|
 
|
  
===== 25.09.2020 =====
+
===== 29.09.2021 =====
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
  
Line 56: Line 56:
 
|
 
|
  
===== 02.10.2020 =====
+
===== 06.10.2021 =====
 
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
 
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
  
Line 64: Line 64:
 
|
 
|
  
===== 09.10.2020 =====
+
===== 13.10.2021 =====
 
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
 
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
  
Line 72: Line 72:
 
|
 
|
  
===== 16.10.2020 =====
+
===== 20.10.2021 =====
 
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]  
 
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]  
 
[http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
 
[http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
Line 82: Line 82:
 
|
 
|
  
===== 23.10.2020 =====
+
===== 27.10.2021 =====
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
 
[http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
 
[http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
Line 91: Line 91:
 
|
 
|
  
===== 30.10.2020 =====
+
===== 03.11.2021 =====
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
  
Line 99: Line 99:
 
|
 
|
  
===== 06.11.2020 =====
+
===== 10.11.2021 =====
 
| [https://courses.cs.washington.edu/courses/cse378/10sp/lectures/lec09-perf.pdf Vientakts Procesors.] Veiktspējas analīze.
 
| [https://courses.cs.washington.edu/courses/cse378/10sp/lectures/lec09-perf.pdf Vientakts Procesors.] Veiktspējas analīze.
  
Line 107: Line 107:
 
|
 
|
  
===== 13.11.2020 =====
+
===== 17.11.2021 =====
 
|  
 
|  
 
Kopnes, saskarnes, to iedalījums.
 
Kopnes, saskarnes, to iedalījums.
Line 113: Line 113:
  
 
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrālo mikroshēmu kopnes.]
 
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrālo mikroshēmu kopnes.]
 
 
* '''Vidus semestra kontroldarbs'''
 
  
 
|  
 
|  
 +
'''Vidus semestra kontroldarbs'''
 
|-
 
|-
 
|
 
|
  
===== 20.11.2020 =====
+
===== 24.11.2021 =====
 
|  
 
|  
 
<!--  
 
<!--  
Line 133: Line 131:
 
-->
 
-->
 
|
 
|
 +
[[#PV2]] - Reģistra fails un simulācija. Termiņš: Verilog - dienas beigas. Simulācija - līdz nākamai lekcijai.
 
|-
 
|-
 
|
 
|
  
===== 27.11.2020 =====
+
===== 01.12.2021 =====
 
|
 
|
 
FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.
 
FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.
 
* [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf Slaidi]
 
* [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf Slaidi]
  
[http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] PDF 1.06MB (lekciju slaidi no Lund University)  
+
* [http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] (lekciju slaidi no Lund University)
 +
* [https://slideplayer.com/slide/3380815/ Basic FPAG Architectures] (slaidi no Xilinx)
  
 
|
 
|
 +
Kursa projekta idejošana, projekta grupas izveide.
 +
 
|-
 
|-
 
|
 
|
  
===== 04.12.2020 =====
+
===== 08.12.2021 =====
 
|
 
|
 
[http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
 
[http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
Line 153: Line 155:
  
 
|
 
|
 +
Diskusija par kursa projektu. Darbs pie kursa projekta.
 
|-
 
|-
 
|
 
|
  
===== 11.12.2020 =====
+
===== 15.12.2021 =====
 
|  
 
|  
 
[http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
 
[http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
Line 162: Line 165:
 
[https://cseweb.ucsd.edu/classes/su06/cse141/slides/s09-pipeline-1up.pdf Designing a Pipelined CPU] (lekciju slaidi no UCSD)
 
[https://cseweb.ucsd.edu/classes/su06/cse141/slides/s09-pipeline-1up.pdf Designing a Pipelined CPU] (lekciju slaidi no UCSD)
  
 +
Diskusija par kursa projektiem.
 
|
 
|
 +
Termiņš: [[#PP]] - Kursa projekta pieteikums
 
|-
 
|-
 
|
 
|
===== 18.12.2020 =====
+
 
 +
===== 22.12.2021 =====
 
|  
 
|  
 
Kursa kopsavilkums.
 
Kursa kopsavilkums.
Line 173: Line 179:
 
|
 
|
  
===== xx.12.2020 - xx.01.2021 =====
+
===== xx.12.2021 - xx.01.2022 =====
 
| Ziemassvētku un Jaungada brīvdienas  
 
| Ziemassvētku un Jaungada brīvdienas  
 
|
 
|
 
|-
 
|-
 
|  
 
|  
===== xx.01.2021 =====
+
===== xx.01.2022 =====
 
|  
 
|  
 
'''xx:xx: Eksāmens'''  
 
'''xx:xx: Eksāmens'''  
Line 184: Line 190:
 
Projektu prezentācijas - kursa noslēgums
 
Projektu prezentācijas - kursa noslēgums
 
|
 
|
 +
[[#EX]] - '''Eksāmena nodevumi''' aprakstīti šeit
 +
 
|}
 
|}
  
Line 260: Line 268:
 
* Ir divi porti A(32) un B(32), kas ļauj vienlaicīgi nolasīt divu reģistru vērtības. Lasāmo reģistru adreses tiek norādītas ar AA(5) un AB(5)
 
* Ir divi porti A(32) un B(32), kas ļauj vienlaicīgi nolasīt divu reģistru vērtības. Lasāmo reģistru adreses tiek norādītas ar AA(5) un AB(5)
 
* Ir viens ports D(32), kas ļauj ierakstīt viena reģistra vērtību CLK uzlecošās frontes notikuma brīdī, ja ir iespējota rakstīšana ar signālu WR. Reģistrs, kurā rakstīt, tiek norādīts ar signālu AD(5).
 
* Ir viens ports D(32), kas ļauj ierakstīt viena reģistra vērtību CLK uzlecošās frontes notikuma brīdī, ja ir iespējota rakstīšana ar signālu WR. Reģistrs, kurā rakstīt, tiek norādīts ar signālu AD(5).
 +
* Lasīšanas un rakstīšanas darbībām jāvar notikt paralēli, vienlaicīgi.
  
 
Simulācijas daļā demonstrēt, kā informācija tiek rakstīta visos reģistros, kā arī lasīta no tiem. Lai veiktu šo simulāciju, izveidot testa moduli (testbench) atsevišķā Verilog failā.
 
Simulācijas daļā demonstrēt, kā informācija tiek rakstīta visos reģistros, kā arī lasīta no tiem. Lai veiktu šo simulāciju, izveidot testa moduli (testbench) atsevišķā Verilog failā.
  
Iesūtīt e-Studijās zem PV2:
+
Iesūtīt e-Studijās:
* Verilog pirmkodu reģistru failam un tā testa modulim.
+
* PV2-kods - Verilog pirmkodu reģistru failam un tā testa modulim.
* PDF failu ar ekrāna šāviņu/iem no ISim, kas demonstrē korektu reģistra faila darbību.
+
* PV2-simulacija - PDF failu ar ekrāna šāviņu/iem no ISim, kas demonstrē korektu reģistra faila darbību.
  
 
== PD - praktiskie darbi ar aparatūru zemā līmenī ==
 
== PD - praktiskie darbi ar aparatūru zemā līmenī ==
Line 313: Line 322:
 
-->
 
-->
  
== Kursa projekti (KP) ==
+
== Kursa projekts (KP) ==
  
 +
<!--
 
* [[DIPb10:KP1 | KP1]]
 
* [[DIPb10:KP1 | KP1]]
 
* [[DIPb10:KP2 | KP2]]
 
* [[DIPb10:KP2 | KP2]]
<!--
 
 
 
* [[DIPb10:KP3 | KP2]]
 
* [[DIPb10:KP3 | KP2]]
 
-->
 
-->
 +
 +
==== PP ====
 +
Projekta pieteikums:
 +
Kursa beigu projekta tēmu studenti izvēlas individuāli un saskaņo ar pasniedzēju.
 +
 +
Estudijās zem nodevuma PP jāiesniedz projekta apraksts ('''PDF''' faila formātā), kas atbild uz sekojošiem jautājumiem:
 +
* Vārds studentam vai arī visiem komandas studentiem, kas piedalās šajā projektā.
 +
* Projekta apraksts, motivācija.
 +
* Risinājuma apraksts, īsumā.
 +
* Projekta komponentes. Studentu atbildības sadalījums pa komponentēm.
 +
* Nepieciešamie resursi.
 +
* Izpildes plāns ar starprezultātu datumiem un sasniedzamajiem mērķiem šajos datumos.
 +
 +
==== EX ====
 +
Projekta risinājuma iesniegums - eksāmens.
 +
 +
Jāiesniedz:
 +
* Tehniskais risinājums ar visu pirmkodu un projekta konfigurācijas failiem kā zip fails.
 +
* Plakāts PDF formātā, kasilustrē projektu, motivāciju, rezultātus un secinājumus.
 +
* Eseja PDF formātā par projekta izpildi un rezultātiem. Esejā jāiekļauj:
 +
** Autoru saraksts un katra ieguldījums projektā.
 +
** Saite uz projekta demonstrācijas video.
 +
** Projekta apraksts ar attiecīgām diagrammām un attēliem.
 +
** Simulācijas testu rezultāti, kas apliecina korektu darbību.
 +
** Esejai komplektā ar plakātu jādod pilnīgs ieskats visos projekta aspektos.
 +
  
 
{{DIP_saites}}
 
{{DIP_saites}}

Revision as of 19:25, 14 September 2021

Īssaites: Kalendārs | Uzdevumi | Resursi | Šodiena... (ja ir lekcija)


Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.


Kurss šajā semestrī tiks vadīts attālināti, tāpēc klātienes lekcijas nebūs, izņemot kad iepriekš paziņots.

Wiki informācija tiks atjaunota tuvākajās dienās. Līdz tam lūdzu sekot kursa slack kanālam.


Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Datumi Kursa saturs Uzdevumi
15.09.2021
Ievadlekcija. Digitālās projektēšanas process.

PD: Iepazīšanās ar PYNQ platformu.

22.09.2021

Digitālo iekārtu izstrādes pamatelementi.

  • PYNQ platformas apskats.

#PY1 praktiskais darbs

29.09.2021
Trigeri. Pulkstenis.

#PY2 praktiskais darbs

06.10.2021
CPU. DataPath. ALU.

#PY3 praktiskais darbs

13.10.2021
CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.

#PS1 praktiskais darbs

20.10.2021
Aparatūras apraksta valodas. Verilog.

CPU. DataPath (turpinājums). Zarošanās. Kontrole.

#PS2 praktiskais darbs

27.10.2021
Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)

CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.

#PV1 praktiskais darbs. Verilog un galīgo stāvokļu automāts (FSM).

03.11.2021
Atmiņa. Fiziskās realizācijas varianti.

Turpinam #PV1 praktisko darbu. Mērķis - ssimulēt jūsu dizainu ISE ISIM vidē.

10.11.2021
Vientakts Procesors. Veiktspējas analīze.

#PD6: Divu procesoru salīdzinoša veiktspējas analīze.

17.11.2021

Kopnes, saskarnes, to iedalījums.

Integrālo mikroshēmu kopnes.

Vidus semestra kontroldarbs

24.11.2021

Aparatūras apraksta valodas. VHDL.

#PV2 - Reģistra fails un simulācija. Termiņš: Verilog - dienas beigas. Simulācija - līdz nākamai lekcijai.

01.12.2021

FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.

Kursa projekta idejošana, projekta grupas izveide.

08.12.2021

Daudztaktu procesors.


Diskusija par kursa projektu. Darbs pie kursa projekta.

15.12.2021

Daudztaktu procesors (nobeigums).

Designing a Pipelined CPU (lekciju slaidi no UCSD)

Diskusija par kursa projektiem.

Termiņš: #PP - Kursa projekta pieteikums

22.12.2021

Kursa kopsavilkums.

xx.12.2021 - xx.01.2022
Ziemassvētku un Jaungada brīvdienas
xx.01.2022

xx:xx: Eksāmens

Projektu prezentācijas - kursa noslēgums

#EX - Eksāmena nodevumi aprakstīti šeit

Uzdevumi

Praktiskie darbi (PD)

PY1

PYNQ un PMOD ievads

PY1 - parādīt skaitli 42 uz PMOD 7-segmentu dubulto LED indikatoru

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PY2

PYNQ un rotējošais kodētājs

Izmanojot PYNQ un Rotējošā kodētāja PMOD moduli izvadīt us ekrāna skaitli, kas palielina vai samazina vērtību atkarībā no pogas griešanas virziena.

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PY3

PYNQ un ultraskaņas distances sensors ar seriālo protokolu

Izmanojot PYNQ un MAXSONAR PMOD moduli izvadīt uz ekrāna skaitli, kas norāda distanci līdz sensoram. Izmantot seriālā protokola iespēju ko nodrošina ultraskaņas sensors.

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PS1

Spartan 3E praktiskais darbs. Izveidot shēmu, kompilēt, un testēt uz Spartan 3E aparatūras

  • Slēdzis SW1 ieslēdz LED1
  • SW2 xor SW3 ==> LED3

Rezultātu atrādīt pasniedzējam.

PS2

Spartan 3E praktiskais darbs. Izveidot shēmu, kompilēt, un testēt uz Spartan 3E aparatūras

  • LED7 ieslēdzas un izslēdzas ar frekvenci reizi sekundē.
  • Izmantot iebūvēto 50MHz takts ģeneratoru

Rezultātu atrādīt pasniedzējam.

PV1

Verilog un galīgo stāvokļu automāti (FSM)

Izveidot FSM (diagrammu) luksoforam, kurš maina gaismas no zaļās uz dzelteno un tad sarkano, tad atkal dzelteno, un tad visu atkārto.

  • Ieeja: takts signāls CLK
  • Izeja: trīs krāsu signāli: GREEN, YELLOW, RED
  • Ilgums krāsām: zaļajam 7 taktis, dzeltenajam 1 takts, sarkanajam 7 taktis.
  • Uzdevumi:
    • Uzzīmēt FSM diagrammu ar stāvokļiem un pārejām šādai sistēmai. Iesniegt PDF failā.
    • Uzrakstīt kodu Verilog valodā, iesniegt pirmkoda failu luksofors.v.
    • Rezultātus iesniegt e-Studijās kā PV1

II daļa

PV2

Reģistru fails un simulācija

Izveidot 32x32 reģistru failu procesoram. Veikt simulāciju ar ISim, kas pārbauda tā darbību.

  • Reģistru failā ir 32 biti
  • Katrs reģistrs ir 32 bitus garš
  • Turpmāk aprakstā portu/signālu bitu skaits tiek norādīts aiz tiem iekavās.
  • Ir divi porti A(32) un B(32), kas ļauj vienlaicīgi nolasīt divu reģistru vērtības. Lasāmo reģistru adreses tiek norādītas ar AA(5) un AB(5)
  • Ir viens ports D(32), kas ļauj ierakstīt viena reģistra vērtību CLK uzlecošās frontes notikuma brīdī, ja ir iespējota rakstīšana ar signālu WR. Reģistrs, kurā rakstīt, tiek norādīts ar signālu AD(5).
  • Lasīšanas un rakstīšanas darbībām jāvar notikt paralēli, vienlaicīgi.

Simulācijas daļā demonstrēt, kā informācija tiek rakstīta visos reģistros, kā arī lasīta no tiem. Lai veiktu šo simulāciju, izveidot testa moduli (testbench) atsevišķā Verilog failā.

Iesūtīt e-Studijās:

  • PV2-kods - Verilog pirmkodu reģistru failam un tā testa modulim.
  • PV2-simulacija - PDF failu ar ekrāna šāviņu/iem no ISim, kas demonstrē korektu reģistra faila darbību.

PD - praktiskie darbi ar aparatūru zemā līmenī

Spartan 3E - projekta iestatījumi:

  • Target device: xc3s500e-4fg320

Praktiskie darbi:

PD6

Izvēlēties divus līdzīgus procesorus kas tiek izmantoti vai nu galda datoros, vai viedtālruņos, vai mikrokontrolieros un salīdzināt to veiktspēju līdzīgi kā tas tika darīts lekcijā. Pamatot savu analīzi ar attiecīgām atsaucēm uz dokumentāciju, ko esat atradis par šiem procesoriem.

Iesniegt aprakstu PDF formātā estudijās līdz praktisko darbu lekcijas laika beigām.

Mājas darbi (MD)

MD1

Mērķis: apgūt Spartan-3E attīstītājrīku un darba plūsmu veidojot vienkāršas digitālas iekārtas.

Realizēt sekojošu funkcionalitāti ar Spartan-3E rīka palīdzību:

  • Divi slēdzīši tiek izmantoti kā ieejas signāli loģikas funkcijām.
  • Divi LED seko slēdzīšu stāvoklim: ja ieslēgts slēdzis, LED spīd (nozīmē stāvokli "1")
  • Pieci LED attēlo sekojošu funkciju vērtības: AND, OR, NAND, NOR, XOR

Izveidot shēmu Xilinx ICE rīkā, kompilēt to un pārbaudīt tās darbību uz jums izsniegtā "dēļa" - Spartan attīstītājrīka.

MD2

Mērķis: apgūt takts ģeneratora funkcionalitāti un frekvences dalīšanas elementus.

Uzdevums:

  • Izveidot shēmu kas ņem Spartan-3E rīka iebūvētā takts ģeneratora signālu un izvada 1Hz signālu uz LED: tā, ka LED ir 1 sekundi ieslēgta un tad 1 sekundi izslēgta, un tā joprojām.
  • Kompilēt risinājumu un pārbaudīt darbībā uz Spartan-3E attīstītājrīka.



Kursa projekts (KP)

PP

Projekta pieteikums: Kursa beigu projekta tēmu studenti izvēlas individuāli un saskaņo ar pasniedzēju.

Estudijās zem nodevuma PP jāiesniedz projekta apraksts (PDF faila formātā), kas atbild uz sekojošiem jautājumiem:

  • Vārds studentam vai arī visiem komandas studentiem, kas piedalās šajā projektā.
  • Projekta apraksts, motivācija.
  • Risinājuma apraksts, īsumā.
  • Projekta komponentes. Studentu atbildības sadalījums pa komponentēm.
  • Nepieciešamie resursi.
  • Izpildes plāns ar starprezultātu datumiem un sasniedzamajiem mērķiem šajos datumos.

EX

Projekta risinājuma iesniegums - eksāmens.

Jāiesniedz:

  • Tehniskais risinājums ar visu pirmkodu un projekta konfigurācijas failiem kā zip fails.
  • Plakāts PDF formātā, kasilustrē projektu, motivāciju, rezultātus un secinājumus.
  • Eseja PDF formātā par projekta izpildi un rezultātiem. Esejā jāiekļauj:
    • Autoru saraksts un katra ieguldījums projektā.
    • Saite uz projekta demonstrācijas video.
    • Projekta apraksts ar attiecīgām diagrammām un attēliem.
    • Simulācijas testu rezultāti, kas apliecina korektu darbību.
    • Esejai komplektā ar plakātu jādod pilnīgs ieskats visos projekta aspektos.


Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi