Difference between revisions of "LU-DIP-b"

From DiLab
Jump to: navigation, search
(10.11.2021)
(xx.12.2023 - xx.01.2024)
 
(98 intermediate revisions by the same user not shown)
Line 8: Line 8:
  
 
{{LUDFKurss|Ievads digitālajā projektēšanā|DIP|DatZ3074|2DAT3255}}
 
{{LUDFKurss|Ievads digitālajā projektēšanā|DIP|DatZ3074|2DAT3255}}
 
 
* Pasniedzējs: Leo Seļāvo
 
* Pasniedzējs: Leo Seļāvo
* {{KursiGGroup|lu-dip-b}}
 
 
Kurss šajā semestrī tiks vadīts attālināti, tāpēc klātienes lekcijas nebūs, izņemot kad iepriekš paziņots.
 
 
Wiki informācija tiks atjaunota tuvākajās dienās. Līdz tam lūdzu sekot kursa slack kanālam.
 
 
  
 
== Darbu iesniegšana un vērtēšana ==
 
== Darbu iesniegšana un vērtēšana ==
Line 30: Line 23:
 
|-
 
|-
 
|
 
|
===== 15.09.2021 =====
+
===== 08.09.2023 =====
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
  
Line 36: Line 29:
  
 
|
 
|
 +
[[#Xilinx ISE instalācija]] - sagatavot darba vidi.
 
|-
 
|-
 
|
 
|
===== 22.09.2021 =====
+
 
 +
===== 15.09.2023 =====
 
|  
 
|  
 
[http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi.]
 
[http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi.]
Line 45: Line 40:
 
|
 
|
 
PD: Xilinx ISE programmatūras instalācija (~15GB) un apskats
 
PD: Xilinx ISE programmatūras instalācija (~15GB) un apskats
 +
 +
Uzdots: [[#MD_LED]]
 +
 +
Uzdots: [[#MD_SEK]]
 
|-
 
|-
 
|
 
|
  
===== 29.09.2021 =====
+
===== 22.09.2023 =====
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
  
 +
PD: Darbs pie summatora izveides Xilinx ISE platformā
 
|
 
|
<!-- [[#PY2]] praktiskais darbs -->
 
PD: Darbs pie summatora izveides Xilinx ISE platformā
 
  
 
Uzdots: [[#MD_ADD]]
 
Uzdots: [[#MD_ADD]]
 +
 +
Termiņš: [[#MD_LED]]
 +
 
|-
 
|-
 
|
 
|
  
===== 06.10.2021 =====
+
===== 29.09.2023 =====
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
+
|  
 +
MUX, DEMUX. ALU. Saskaitītājs un atņēmējs. Ievads CPU un DataPath.
 +
[http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf slaidi]
  
 
|
 
|
Termiņš: [[#MD_ADD]]
+
* Termiņš: [[#MD_SEK]]
<!-- [[#PY3]] praktiskais darbs -->
 
 
|-
 
|-
 
|
 
|
  
===== 13.10.2021 =====
+
===== 06.10.2023 =====
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
+
|  
 +
[http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]  
  
 
|
 
|
 
<!-- [[#PS1]] praktiskais darbs -->
 
<!-- [[#PS1]] praktiskais darbs -->
 +
* Uzdots: [[#MD_ALU]]
 +
* Termiņš: [[#MD_ADD]]
 +
 
|-
 
|-
 
|
 
|
  
===== 20.10.2021 =====
+
===== 13.10.2023 =====
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]
+
|
[http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
+
[https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
<!--| [http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.] -->
 
  
 +
[[#PV1]] praktiskais darbs. Verilog un galīgo stāvokļu automāts (FSM).
 
|
 
|
 
<!-- [[#PS2]] praktiskais darbs -->
 
<!-- [[#PS2]] praktiskais darbs -->
 +
 +
Termiņš: [[#MD_ALU]]
 +
 
|-
 
|-
 
|
 
|
  
===== 27.10.2021 =====
+
===== 20.10.2023 =====
| [https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
+
|  
[http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
+
[https://courses.cs.washington.edu/courses/cse378/10sp/lectures/lec09-perf.pdf Vientakts Procesors.] Veiktspējas analīze.
 +
 
 +
Arhīvs:
 +
* [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
 +
* [http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
 +
* [http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
  
 
|
 
|
[[#PV1]] praktiskais darbs. Verilog un galīgo stāvokļu automāts (FSM).
+
Turpinam [[#PV1]] praktisko darbu. Mērķis - simulēt jūsu dizainu ISE ISIM vidē.
 +
 
 +
Paziņots: [[#MD_Perf]]: Divu procesoru salīdzinoša veiktspējas analīze.
 
|-
 
|-
 
|
 
|
  
===== 03.11.2021 =====
+
===== 27.10.2023 =====
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
  
 
|
 
|
Turpinam [[#PV1]] praktisko darbu. Mērķis - simulēt jūsu dizainu ISE ISIM vidē.
+
Termiņš: [[#PV1]]  
 +
 
 +
Termiņš: [[#MD_Perf]]: Divu procesoru salīdzinoša veiktspējas analīze.
 
|-
 
|-
 
|
 
|
  
===== 10.11.2021 =====
+
===== 03.11.2023 =====
| [https://courses.cs.washington.edu/courses/cse378/10sp/lectures/lec09-perf.pdf Vientakts Procesors.] Veiktspējas analīze.
+
|  
 +
[http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
 +
 
 +
[http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
  
 +
Diskusija par kursa projektu.
 
|
 
|
[[#PD_Perf]]: Divu procesoru salīdzinoša veiktspējas analīze.
+
Termiņš [[#PV2]]: 32x32 bitu reģistru fails
 
|-
 
|-
 
|
 
|
  
===== 17.11.2021 =====
+
===== 17.11.2023 =====
 
|  
 
|  
Kopnes, saskarnes, to iedalījums.
+
'''Vidus semestra kontroldarbs'''
* [https://drive.google.com/open?id=0B55VrJN-wdIgQkZHVWNSN3JxZ00 Slaidi]
 
  
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrālo mikroshēmu kopnes.]
+
Pieejams e-Studijās
 +
|
  
|
 
'''Vidus semestra kontroldarbs'''
 
 
|-
 
|-
 
|
 
|
  
===== 24.11.2021 =====
+
===== 10.11.2023 =====
 
|  
 
|  
<!--
+
Ievads konveijera (pipelined) arhitektūrā.
'''Ekskursija''' HansaMatrix uzņēmumā, lekciju laikā. Lūdzu ierasties laicīgi 8:30 sekojošā adresē: Ziedleju iela 1, Mārupe, LV2167. Tas ir samērā netālu no t/c "Spice". Uzņēmumā jūs sagaidīs un jums parādīs un pastāstīs digitālās projektēšanas praktiskos aspektus un realitāti.
 
-->
 
  
[http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
+
[https://cseweb.ucsd.edu/classes/su06/cse141/slides/s09-pipeline-1up.pdf Designing a Pipelined CPU] (lekciju slaidi no UCSD)
  
 +
|
 
<!--
 
<!--
Kursa projekts [[DIPb10:KP3 | KP2]]
+
Termiņš: [[#PP]] - Kursa projekta pieteikums
 
-->
 
-->
|
 
[[#PV2]] - Reģistra fails un simulācija. Termiņš: Verilog - dienas beigas. Simulācija - līdz nākamai lekcijai.
 
 
|-
 
|-
 
|
 
|
  
===== 01.12.2021 =====
+
===== 24.11.2023 =====
 
|
 
|
 
FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.
 
FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.
 
* [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf Slaidi]
 
* [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf Slaidi]
  
* [http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] (lekciju slaidi no Lund University)  
+
* [https://slideplayer.com/slide/3380815/ Basic FPGA Architectures] (slaidi no Xilinx)
* [https://slideplayer.com/slide/3380815/ Basic FPAG Architectures] (slaidi no Xilinx)
+
* [https://www.electronicdesign.com/technologies/fpgas/article/21801527/the-principles-of-fpgas The principles of FPGA] (no Electronic Design)
 +
* [https://learn.sparkfun.com/tutorials/how-does-an-fpga-work/all How Does FPGA Work] (no Sparkfun)
 +
 
 +
* [https://youtu.be/lLg1AgA2Xoo Introduction to FPGA Part 1 - What is an FPGA?] no Digi-Key Electronics (video)
 +
* [https://youtu.be/gUsHwi4M4xE EEVblog #496 - What Is An FPGA?] (video)
 +
* [https://youtu.be/m-8G1Yixb34 The History of the FPGA: The Ultimate Flex] (video)
 +
 
 +
 
 +
<!-- * [http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] (lekciju slaidi no Lund University) -->
  
 
|
 
|
Kursa projekta idejošana, projekta grupas izveide.
+
Termiņš: [[#MD_ID]]
 
 
 
|-
 
|-
 
|
 
|
  
===== 08.12.2021 =====
+
===== 01.12.2023 =====
 
|
 
|
[http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
+
Kopnes, saskarnes, to iedalījums.
 +
* [https://drive.google.com/open?id=0B55VrJN-wdIgQkZHVWNSN3JxZ00 Slaidi]
  
 +
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrālo mikroshēmu kopnes.]
  
 
|
 
|
Diskusija par kursa projektu. Darbs pie kursa projekta.
+
Termiņš: [[#MD_CPU1]]
 
|-
 
|-
 
|
 
|
  
===== 15.12.2021 =====
+
===== 08.12.2023 =====
 
|  
 
|  
[http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
 
  
[https://cseweb.ucsd.edu/classes/su06/cse141/slides/s09-pipeline-1up.pdf Designing a Pipelined CPU] (lekciju slaidi no UCSD)
 
  
 
Diskusija par kursa projektiem.
 
Diskusija par kursa projektiem.
 
|
 
|
Termiņš: [[#PP]] - Kursa projekta pieteikums
+
Termiņš: [[#MD_RAM]]
 
|-
 
|-
 
|
 
|
  
===== 22.12.2021 =====
+
===== 15.12.2023 =====
 
|  
 
|  
 
Kursa kopsavilkums.
 
Kursa kopsavilkums.
  
 
|
 
|
 +
Termiņš: [[#MD_ROM]]
 
|-
 
|-
 
|
 
|
  
===== xx.12.2021 - xx.01.2022 =====
+
===== 24.12.2023 - 01.01.2024 =====
 
| Ziemassvētku un Jaungada brīvdienas  
 
| Ziemassvētku un Jaungada brīvdienas  
 
|
 
|
 
|-
 
|-
|  
+
|
===== xx.01.2022 =====
+
 
 +
===== xx.01.2024 =====
 
|  
 
|  
 
'''xx:xx: Eksāmens'''  
 
'''xx:xx: Eksāmens'''  
Line 293: Line 319:
 
<!--
 
<!--
 
-->
 
-->
===PD_Perf===
 
Izvēlēties divus līdzīgus procesorus kas tiek izmantoti vai nu galda datoros, vai viedtālruņos, vai mikrokontrolieros un salīdzināt to veiktspēju līdzīgi kā tas tika darīts lekcijā. Pamatot savu analīzi ar attiecīgām atsaucēm uz dokumentāciju, ko esat atradis par šiem procesoriem.
 
 
Iesniegt aprakstu PDF formātā estudijās līdz praktisko darbu lekcijas laika beigām.
 
 
 
== Mājas darbi (MD) ==
 
== Mājas darbi (MD) ==
  
==== MD1 ====
+
==== MD_LED ====
 
Mērķis: apgūt Spartan-3E attīstītājrīku un darba plūsmu veidojot vienkāršas digitālas iekārtas.
 
Mērķis: apgūt Spartan-3E attīstītājrīku un darba plūsmu veidojot vienkāršas digitālas iekārtas.
  
Line 310: Line 331:
 
Izveidot shēmu Xilinx ICE rīkā, kompilēt to un pārbaudīt tās darbību uz jums izsniegtā "dēļa" - Spartan attīstītājrīka.
 
Izveidot shēmu Xilinx ICE rīkā, kompilēt to un pārbaudīt tās darbību uz jums izsniegtā "dēļa" - Spartan attīstītājrīka.
  
==== MD2 ====
+
Iesniegt:
 +
* Aprakstu PDF failā, kurā ir īss stāsts par Jūsu risinājumu un shēma un UCF faila fragments (ekrānšāviņi), kā arī saite uz video kas demonstrē risinājumu uz aparatūras.
 +
 
 +
==== MD_SEK ====
 
Mērķis: apgūt takts ģeneratora funkcionalitāti un frekvences dalīšanas elementus.
 
Mērķis: apgūt takts ģeneratora funkcionalitāti un frekvences dalīšanas elementus.
  
Line 316: Line 340:
 
* Izveidot shēmu kas ņem Spartan-3E rīka iebūvētā takts ģeneratora signālu un izvada 1Hz signālu uz LED: tā, ka LED ir 1 sekundi ieslēgta un tad 1 sekundi izslēgta, un tā joprojām.
 
* Izveidot shēmu kas ņem Spartan-3E rīka iebūvētā takts ģeneratora signālu un izvada 1Hz signālu uz LED: tā, ka LED ir 1 sekundi ieslēgta un tad 1 sekundi izslēgta, un tā joprojām.
 
* Kompilēt risinājumu un pārbaudīt darbībā uz Spartan-3E attīstītājrīka.
 
* Kompilēt risinājumu un pārbaudīt darbībā uz Spartan-3E attīstītājrīka.
 +
 +
Iesniegt:
 +
* Aprakstu PDF failā, kurā ir īss stāsts par Jūsu risinājumu un shēma un UCF faila fragments (ekrānšāviņi), kā arī saite uz video kas demonstrē risinājumu uz aparatūras.
  
 
====MD_ADD====
 
====MD_ADD====
Line 328: Line 355:
 
Palīginformāciju meklēt sadaļās [[#Xilinx ISE instalācija]] un [[#Xilinx ISE lietošana]].
 
Palīginformāciju meklēt sadaļās [[#Xilinx ISE instalācija]] un [[#Xilinx ISE lietošana]].
  
 +
Iesniegt:
 +
* Aprakstu PDF failā, kurā ir īss stāsts par risinājumu, tā shēma un/vai HDL pirmkods, kā arī simulācijas laika diagrammas, kas demonstrē, korektu darbību.
 +
 +
====MD_ALU====
 +
 +
'''Mērķis''': apgūt Verilog aparatūras aprakstīšanas valodu
 +
 +
'''Uzdevumi''':
 +
* Izstrādāt ALU - aritmētiski loģisko ierīci Verilog valodā.
 +
* Simulēt izstrādāto shēmu ar ISim rīku.
 +
 +
ALU apraksts:
 +
* Ieejā:
 +
** divas 32-bitu maģistrāles A un B
 +
** OpCode - veicamās operācijas kods (3 biti)
 +
* Izejā
 +
** 32-bitu maģistrāle Q, kur jāizvada operācijas rezulāts
 +
** Karodziņi Z (zero, rezultāts ir nulle) un CR (Carry izvads pēc aritmētiskajām operācijām)
 +
 +
OpCode vērtības nosaka sekojošas darbības, kas jāveic ALU:
 +
* 0: Q = A
 +
* 1: Q = not A (negācija)
 +
* 2: Q = A and B
 +
* 3: Q = A or B
 +
* 4: Q = A xor B
 +
* 5: Q = A + B
 +
* 6: Q = A - B
 +
* 7: Q = B
 +
 +
'''Iesniegt''' eStudijās:
 +
* Pirmkodu failā md_alu.v
 +
* Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.
 +
 +
Palīginformāciju meklēt sadaļā [[#HDL tutorials]].
 +
 +
===MD_Perf===
 +
Izvēlēties divus līdzīgus procesorus kas tiek izmantoti vai nu galda datoros, vai viedtālruņos, vai mikrokontrolieros un salīdzināt to veiktspēju līdzīgi kā tas tika darīts lekcijā. Pamatot savu analīzi ar attiecīgām atsaucēm uz dokumentāciju, ko esat atradis par šiem procesoriem.
 +
 +
Iesniegt aprakstu PDF formātā estudijās līdz praktisko darbu lekcijas laika beigām.
 +
 +
===MD_ID===
 +
'''Mērķis''': Izprast kodēšanas formātu RISC-V instrukciju kopai.
 +
 +
'''Uzdevumi''':
 +
* Izstrādāt ID - "Instruction Decode" moduli RISC-V pamata instrukciju atkodēšanai. Modulis būs lietojams RISC-V procesorā.
 +
* Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.
 +
 +
Vadoties pēc "RISC-V Green Card" Jums jārealizē sekojošas instrukciju grupas:
 +
* Loads - LB, LH, LW, LBU, LHU
 +
* Stores - SB, SH, SW
 +
* Shifts - SLL, SRL, SRA, SLLI, SRLI, SRAI
 +
* Arithmetic - ADD, ADDI, SUB, LUI, AUIPC
 +
* Logical - XOR, XORI, OR, ORI, AND, ANDI
 +
* Compare - SLT, SLTI, SLTU, SLTIU
 +
* Branches - BEQ, BNE, BLT, BGE, BLTU, BGEU
 +
* Jump & Link - JAL, JALR
 +
 +
ID moduļa apraksts:
 +
* Ieejā:
 +
** Instrukcijas vārds "iw" 32 bitu garumā
 +
* Izejā:
 +
** Avota reģistra "rs1" adrese (5 biti)
 +
** Avota reģistra "rs2" adrese (5 biti)
 +
** Mērķa reģistra "rd" adrese (5 biti)
 +
** Konstantes vērtība "imm" (32 biti)
 +
** Funkcijas kods "funct3" (3 biti)
 +
** Funkcijas kods "funct7" (7 biti)
 +
 +
Ja kāds no izejas signāliem instrukcijai nav zināms, piemēram, funct7, tad varat izvadīt vērtību pēc izvēles, piemēram 0.
 +
 +
'''Iesniegt''' eStudijās:
 +
* Pirmkodu failā idecode.v
 +
* Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.
 +
 +
'''Palīginformācija'''
 +
Palīginformāciju meklēt sadaļā [[#RISC-V]].
 +
Īpaši noderīgi varētu būt:
 +
* [https://www.cl.cam.ac.uk/teaching/1617/ECAD+Arch/files/docs/RISCVGreenCardv8-20151013.pdf RISC-V Green card]
 +
* [https://five-embeddev.com/riscv-isa-manual/latest/instr-table.html RISC-V ISA Manual] - tabula ar instrukcijām un to kodiem.
 +
* [https://riscvasm.lucasteske.dev/# RISC-V Online Assembler]
 +
 +
===MD_CPU1===
 +
 +
'''Mērķis''': Solis tuvāk RISC-V modelim ar shēmā integrētiem galvenajiem elementiem.
 +
 +
'''Uzdevumi''':
 +
* Izveidot procesora struktūru iekļaujot iepriekš izstrādātos elementus (RF, ALU, ID,...)
 +
* Pielāgot ALU konkrētām RISC-V instrukcijām (operāciju kodiem jāsakrīt ar instrukciju tipa un funkcijas lauku kodējumu)
 +
 +
* Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.
 +
 +
'''Iesniegt''' eStudijās:
 +
* Visu projektu zip formātā
 +
* Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.
 +
 +
'''Palīginformācija'''
 +
Palīginformāciju meklēt sadaļā [[#RISC-V]].
 +
 +
=== MD_RAM ===
 +
 +
'''Mērķis''': Izveidot operatīvās atmiņas RAM moduli iekļaušanai procesorā.
 +
 +
'''Uzdevumi''':
 +
* Izveidot 64 x 4-baitu (viena vārda) RAM atmiņas moduli, kurā iespējams ierakstīt un nolasīt informāciju pēc dotas adreses.
 +
* Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.
 +
 +
'''Moduļa saskarnes apraksts''':
 +
 +
Ieejā:
 +
* DI[31:0]: Dati uz atmiņu
 +
* A[6:0]: Adrese
 +
* WE - "Write enable" - signāls, ka norāda, ka dati jāraksta atmiņā.
 +
* CLK - takts signāls, pēc kura frontes dati tiks rakstīti atmiņā.
 +
 +
Izejā:
 +
* DO[31:0]: Dati no atmiņas
 +
 +
'''Iesniegt''' eStudijās:
 +
* Pirmkoda failus vienā zip failā
 +
* Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.
 +
 +
'''Palīginformācija'''
 +
Palīginformāciju meklēt ISE rīka atmiņas komponenšu "Memory" aprakstā.
 +
 +
=== MD_ROM ===
 +
 +
'''Mērķis''': Izveidot instrukciju atmiņas ROM moduli iekļaušanai procesorā.
 +
 +
'''Uzdevumi''':
 +
* Izveidot 64 x 4-baitu (viena vārda) ROM atmiņas moduli, kurā iespējams definēt saturu kompilācijas laikā.
 +
* Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.
 +
 +
'''Moduļa saskarnes apraksts''':
 +
 +
Ieejā:
 +
* A[6:0]: Adrese
 +
 +
Izejā:
 +
* DO[31:0]: Dati no atmiņas
 +
 +
Atmiņas moduļa saturu jāspēj nodrošināt ar parametru (atribūtu) lai tajā varētu ierakstīt patvaļīgas RISC-V programmas kompilēto kodu.
 +
 +
'''Iesniegt''' eStudijās:
 +
* Pirmkoda failus vienā zip failā
 +
* Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.
  
 +
'''Palīginformācija'''
 +
* Palīginformāciju meklēt sadaļā [[#RISC-V]].
 +
* [https://youtu.be/1CA1bEGM6CE Piemērs kā veidot ROM ar saturu failā, Verilog valodā (video)]
 
<!--
 
<!--
 
* [[DIPb10:MD1 | MD1]]
 
* [[DIPb10:MD1 | MD1]]
Line 362: Line 537:
 
* Tehniskais risinājums ar visu pirmkodu un projekta konfigurācijas failiem kā zip fails.
 
* Tehniskais risinājums ar visu pirmkodu un projekta konfigurācijas failiem kā zip fails.
 
* Plakāts PDF formātā, kasilustrē projektu, motivāciju, rezultātus un secinājumus.
 
* Plakāts PDF formātā, kasilustrē projektu, motivāciju, rezultātus un secinājumus.
 +
** [[LU::poster-howto | Ieteikumi plakāta prezentācijas]] veidošanā
 
* Eseja PDF formātā par projekta izpildi un rezultātiem. Esejā jāiekļauj:
 
* Eseja PDF formātā par projekta izpildi un rezultātiem. Esejā jāiekļauj:
 
** Autoru saraksts un katra ieguldījums projektā.
 
** Autoru saraksts un katra ieguldījums projektā.

Latest revision as of 14:28, 20 January 2024

Īssaites: Kalendārs | Uzdevumi | Resursi | Šodiena... (ja ir lekcija)


Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.

  • Pasniedzējs: Leo Seļāvo

Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Datumi Kursa saturs Uzdevumi
08.09.2023
Ievadlekcija. Digitālās projektēšanas process.

PD: Iepazīšanās ar PYNQ, ANVYL un Spartan 3E platformām.

#Xilinx ISE instalācija - sagatavot darba vidi.

15.09.2023

Digitālo iekārtu izstrādes pamatelementi.

PD: Xilinx ISE programmatūras instalācija (~15GB) un apskats

Uzdots: #MD_LED

Uzdots: #MD_SEK

22.09.2023
Trigeri. Pulkstenis.

PD: Darbs pie summatora izveides Xilinx ISE platformā

Uzdots: #MD_ADD

Termiņš: #MD_LED

29.09.2023

MUX, DEMUX. ALU. Saskaitītājs un atņēmējs. Ievads CPU un DataPath. slaidi

06.10.2023

Aparatūras apraksta valodas. Verilog.

13.10.2023

Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)

#PV1 praktiskais darbs. Verilog un galīgo stāvokļu automāts (FSM).

Termiņš: #MD_ALU

20.10.2023

Vientakts Procesors. Veiktspējas analīze.

Arhīvs:

Turpinam #PV1 praktisko darbu. Mērķis - simulēt jūsu dizainu ISE ISIM vidē.

Paziņots: #MD_Perf: Divu procesoru salīdzinoša veiktspējas analīze.

27.10.2023
Atmiņa. Fiziskās realizācijas varianti.

Termiņš: #PV1

Termiņš: #MD_Perf: Divu procesoru salīdzinoša veiktspējas analīze.

03.11.2023

Daudztaktu procesors.

Daudztaktu procesors (nobeigums).

Diskusija par kursa projektu.

Termiņš #PV2: 32x32 bitu reģistru fails

17.11.2023

Vidus semestra kontroldarbs

Pieejams e-Studijās

10.11.2023

Ievads konveijera (pipelined) arhitektūrā.

Designing a Pipelined CPU (lekciju slaidi no UCSD)

24.11.2023

FPGA uzbūve un izstrādes dzīves cikls. Map, place, route.


Termiņš: #MD_ID

01.12.2023

Kopnes, saskarnes, to iedalījums.

Integrālo mikroshēmu kopnes.

Termiņš: #MD_CPU1

08.12.2023


Diskusija par kursa projektiem.

Termiņš: #MD_RAM

15.12.2023

Kursa kopsavilkums.

Termiņš: #MD_ROM

24.12.2023 - 01.01.2024
Ziemassvētku un Jaungada brīvdienas
xx.01.2024

xx:xx: Eksāmens

Projektu prezentācijas - kursa noslēgums

#EX - Eksāmena nodevumi aprakstīti šeit

Uzdevumi

Praktiskie darbi (PD)

PY1

PYNQ un PMOD ievads

PY1 - parādīt skaitli 42 uz PMOD 7-segmentu dubulto LED indikatoru

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PY2

PYNQ un rotējošais kodētājs

Izmanojot PYNQ un Rotējošā kodētāja PMOD moduli izvadīt us ekrāna skaitli, kas palielina vai samazina vērtību atkarībā no pogas griešanas virziena.

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PY3

PYNQ un ultraskaņas distances sensors ar seriālo protokolu

Izmanojot PYNQ un MAXSONAR PMOD moduli izvadīt uz ekrāna skaitli, kas norāda distanci līdz sensoram. Izmantot seriālā protokola iespēju ko nodrošina ultraskaņas sensors.

Iesūtīt estudijās Jupyter notebook ar attiecīgās programmas tekstu.

PS1

Spartan 3E praktiskais darbs. Izveidot shēmu, kompilēt, un testēt uz Spartan 3E aparatūras

  • Slēdzis SW1 ieslēdz LED1
  • SW2 xor SW3 ==> LED3

Rezultātu atrādīt pasniedzējam.

PS2

Spartan 3E praktiskais darbs. Izveidot shēmu, kompilēt, un testēt uz Spartan 3E aparatūras

  • LED7 ieslēdzas un izslēdzas ar frekvenci reizi sekundē.
  • Izmantot iebūvēto 50MHz takts ģeneratoru

Rezultātu atrādīt pasniedzējam.

PV1

Verilog un galīgo stāvokļu automāti (FSM)

Izveidot FSM (diagrammu) luksoforam, kurš maina gaismas no zaļās uz dzelteno un tad sarkano, tad atkal dzelteno, un tad visu atkārto.

  • Ieeja: takts signāls CLK
  • Izeja: trīs krāsu signāli: GREEN, YELLOW, RED
  • Ilgums krāsām: zaļajam 7 taktis, dzeltenajam 1 takts, sarkanajam 7 taktis.
  • Uzdevumi:
    • Uzzīmēt FSM diagrammu ar stāvokļiem un pārejām šādai sistēmai. Iesniegt PDF failā.
    • Uzrakstīt kodu Verilog valodā, iesniegt pirmkoda failu luksofors.v.
    • Rezultātus iesniegt e-Studijās kā PV1

II daļa

PV2

Reģistru fails un simulācija

Izveidot 32x32 reģistru failu procesoram. Veikt simulāciju ar ISim, kas pārbauda tā darbību.

  • Reģistru failā ir 32 biti
  • Katrs reģistrs ir 32 bitus garš
  • Turpmāk aprakstā portu/signālu bitu skaits tiek norādīts aiz tiem iekavās.
  • Ir divi porti A(32) un B(32), kas ļauj vienlaicīgi nolasīt divu reģistru vērtības. Lasāmo reģistru adreses tiek norādītas ar AA(5) un AB(5)
  • Ir viens ports D(32), kas ļauj ierakstīt viena reģistra vērtību CLK uzlecošās frontes notikuma brīdī, ja ir iespējota rakstīšana ar signālu WR. Reģistrs, kurā rakstīt, tiek norādīts ar signālu AD(5).
  • Lasīšanas un rakstīšanas darbībām jāvar notikt paralēli, vienlaicīgi.

Simulācijas daļā demonstrēt, kā informācija tiek rakstīta visos reģistros, kā arī lasīta no tiem. Lai veiktu šo simulāciju, izveidot testa moduli (testbench) atsevišķā Verilog failā.

Iesūtīt e-Studijās:

  • PV2-kods - Verilog pirmkodu reģistru failam un tā testa modulim.
  • PV2-simulacija - PDF failu ar ekrāna šāviņu/iem no ISim, kas demonstrē korektu reģistra faila darbību.

PD - praktiskie darbi ar aparatūru zemā līmenī

Spartan 3E - projekta iestatījumi:

  • Target device: xc3s500e-4fg320

Praktiskie darbi:

Mājas darbi (MD)

MD_LED

Mērķis: apgūt Spartan-3E attīstītājrīku un darba plūsmu veidojot vienkāršas digitālas iekārtas.

Realizēt sekojošu funkcionalitāti ar Spartan-3E rīka palīdzību:

  • Divi slēdzīši tiek izmantoti kā ieejas signāli loģikas funkcijām.
  • Divi LED seko slēdzīšu stāvoklim: ja ieslēgts slēdzis, LED spīd (nozīmē stāvokli "1")
  • Pieci LED attēlo sekojošu funkciju vērtības: AND, OR, NAND, NOR, XOR

Izveidot shēmu Xilinx ICE rīkā, kompilēt to un pārbaudīt tās darbību uz jums izsniegtā "dēļa" - Spartan attīstītājrīka.

Iesniegt:

  • Aprakstu PDF failā, kurā ir īss stāsts par Jūsu risinājumu un shēma un UCF faila fragments (ekrānšāviņi), kā arī saite uz video kas demonstrē risinājumu uz aparatūras.

MD_SEK

Mērķis: apgūt takts ģeneratora funkcionalitāti un frekvences dalīšanas elementus.

Uzdevums:

  • Izveidot shēmu kas ņem Spartan-3E rīka iebūvētā takts ģeneratora signālu un izvada 1Hz signālu uz LED: tā, ka LED ir 1 sekundi ieslēgta un tad 1 sekundi izslēgta, un tā joprojām.
  • Kompilēt risinājumu un pārbaudīt darbībā uz Spartan-3E attīstītājrīka.

Iesniegt:

  • Aprakstu PDF failā, kurā ir īss stāsts par Jūsu risinājumu un shēma un UCF faila fragments (ekrānšāviņi), kā arī saite uz video kas demonstrē risinājumu uz aparatūras.

MD_ADD

Mērķis: apgūt shēmtehnikas ievadu ISE izstrādes vidē

Uzdevumi:

  • Uzstādīt ISE izstrādes vidi. Šis prasīs laiku un vismaz 15GB lai lejuplādētu ISE instalāciju.
  • Izstrādāt shēmtehnikā digitālu ierīci, kas saskaita divus 2-bitu skaitļus A un B, un dod rezultātu 3-bitu skaitli C.
  • Simulēt izstrādāto shēmu ar ISim rīku.

Palīginformāciju meklēt sadaļās #Xilinx ISE instalācija un #Xilinx ISE lietošana.

Iesniegt:

  • Aprakstu PDF failā, kurā ir īss stāsts par risinājumu, tā shēma un/vai HDL pirmkods, kā arī simulācijas laika diagrammas, kas demonstrē, korektu darbību.

MD_ALU

Mērķis: apgūt Verilog aparatūras aprakstīšanas valodu

Uzdevumi:

  • Izstrādāt ALU - aritmētiski loģisko ierīci Verilog valodā.
  • Simulēt izstrādāto shēmu ar ISim rīku.

ALU apraksts:

  • Ieejā:
    • divas 32-bitu maģistrāles A un B
    • OpCode - veicamās operācijas kods (3 biti)
  • Izejā
    • 32-bitu maģistrāle Q, kur jāizvada operācijas rezulāts
    • Karodziņi Z (zero, rezultāts ir nulle) un CR (Carry izvads pēc aritmētiskajām operācijām)

OpCode vērtības nosaka sekojošas darbības, kas jāveic ALU:

  • 0: Q = A
  • 1: Q = not A (negācija)
  • 2: Q = A and B
  • 3: Q = A or B
  • 4: Q = A xor B
  • 5: Q = A + B
  • 6: Q = A - B
  • 7: Q = B

Iesniegt eStudijās:

  • Pirmkodu failā md_alu.v
  • Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.

Palīginformāciju meklēt sadaļā #HDL tutorials.

MD_Perf

Izvēlēties divus līdzīgus procesorus kas tiek izmantoti vai nu galda datoros, vai viedtālruņos, vai mikrokontrolieros un salīdzināt to veiktspēju līdzīgi kā tas tika darīts lekcijā. Pamatot savu analīzi ar attiecīgām atsaucēm uz dokumentāciju, ko esat atradis par šiem procesoriem.

Iesniegt aprakstu PDF formātā estudijās līdz praktisko darbu lekcijas laika beigām.

MD_ID

Mērķis: Izprast kodēšanas formātu RISC-V instrukciju kopai.

Uzdevumi:

  • Izstrādāt ID - "Instruction Decode" moduli RISC-V pamata instrukciju atkodēšanai. Modulis būs lietojams RISC-V procesorā.
  • Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.

Vadoties pēc "RISC-V Green Card" Jums jārealizē sekojošas instrukciju grupas:

  • Loads - LB, LH, LW, LBU, LHU
  • Stores - SB, SH, SW
  • Shifts - SLL, SRL, SRA, SLLI, SRLI, SRAI
  • Arithmetic - ADD, ADDI, SUB, LUI, AUIPC
  • Logical - XOR, XORI, OR, ORI, AND, ANDI
  • Compare - SLT, SLTI, SLTU, SLTIU
  • Branches - BEQ, BNE, BLT, BGE, BLTU, BGEU
  • Jump & Link - JAL, JALR

ID moduļa apraksts:

  • Ieejā:
    • Instrukcijas vārds "iw" 32 bitu garumā
  • Izejā:
    • Avota reģistra "rs1" adrese (5 biti)
    • Avota reģistra "rs2" adrese (5 biti)
    • Mērķa reģistra "rd" adrese (5 biti)
    • Konstantes vērtība "imm" (32 biti)
    • Funkcijas kods "funct3" (3 biti)
    • Funkcijas kods "funct7" (7 biti)

Ja kāds no izejas signāliem instrukcijai nav zināms, piemēram, funct7, tad varat izvadīt vērtību pēc izvēles, piemēram 0.

Iesniegt eStudijās:

  • Pirmkodu failā idecode.v
  • Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.

Palīginformācija Palīginformāciju meklēt sadaļā #RISC-V. Īpaši noderīgi varētu būt:

MD_CPU1

Mērķis: Solis tuvāk RISC-V modelim ar shēmā integrētiem galvenajiem elementiem.

Uzdevumi:

  • Izveidot procesora struktūru iekļaujot iepriekš izstrādātos elementus (RF, ALU, ID,...)
  • Pielāgot ALU konkrētām RISC-V instrukcijām (operāciju kodiem jāsakrīt ar instrukciju tipa un funkcijas lauku kodējumu)
  • Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.

Iesniegt eStudijās:

  • Visu projektu zip formātā
  • Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.

Palīginformācija Palīginformāciju meklēt sadaļā #RISC-V.

MD_RAM

Mērķis: Izveidot operatīvās atmiņas RAM moduli iekļaušanai procesorā.

Uzdevumi:

  • Izveidot 64 x 4-baitu (viena vārda) RAM atmiņas moduli, kurā iespējams ierakstīt un nolasīt informāciju pēc dotas adreses.
  • Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.

Moduļa saskarnes apraksts:

Ieejā:

  • DI[31:0]: Dati uz atmiņu
  • A[6:0]: Adrese
  • WE - "Write enable" - signāls, ka norāda, ka dati jāraksta atmiņā.
  • CLK - takts signāls, pēc kura frontes dati tiks rakstīti atmiņā.

Izejā:

  • DO[31:0]: Dati no atmiņas

Iesniegt eStudijās:

  • Pirmkoda failus vienā zip failā
  • Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.

Palīginformācija Palīginformāciju meklēt ISE rīka atmiņas komponenšu "Memory" aprakstā.

MD_ROM

Mērķis: Izveidot instrukciju atmiņas ROM moduli iekļaušanai procesorā.

Uzdevumi:

  • Izveidot 64 x 4-baitu (viena vārda) ROM atmiņas moduli, kurā iespējams definēt saturu kompilācijas laikā.
  • Simulēt izstrādāto moduli ar ISim rīku, demonstrējot tā korektu darbību.

Moduļa saskarnes apraksts:

Ieejā:

  • A[6:0]: Adrese

Izejā:

  • DO[31:0]: Dati no atmiņas

Atmiņas moduļa saturu jāspēj nodrošināt ar parametru (atribūtu) lai tajā varētu ierakstīt patvaļīgas RISC-V programmas kompilēto kodu.

Iesniegt eStudijās:

  • Pirmkoda failus vienā zip failā
  • Aprakstu failā apraksts.pdf , kur aprakstīti un parādīti simulācijas rezultāti (laika diagrammas) jūsu izvēlētajiem testa piemēriem.

Palīginformācija

Kursa projekts (KP)

PP

Projekta pieteikums: Kursa beigu projekta tēmu studenti izvēlas individuāli un saskaņo ar pasniedzēju.

Estudijās zem nodevuma PP jāiesniedz projekta apraksts (PDF faila formātā), kas atbild uz sekojošiem jautājumiem:

  • Vārds studentam vai arī visiem komandas studentiem, kas piedalās šajā projektā.
  • Projekta apraksts, motivācija.
  • Risinājuma apraksts, īsumā.
  • Projekta komponentes. Studentu atbildības sadalījums pa komponentēm.
  • Nepieciešamie resursi.
  • Izpildes plāns ar starprezultātu datumiem un sasniedzamajiem mērķiem šajos datumos.

EX

Projekta risinājuma iesniegums - eksāmens.

Jāiesniedz:

  • Tehniskais risinājums ar visu pirmkodu un projekta konfigurācijas failiem kā zip fails.
  • Plakāts PDF formātā, kasilustrē projektu, motivāciju, rezultātus un secinājumus.
  • Eseja PDF formātā par projekta izpildi un rezultātiem. Esejā jāiekļauj:
    • Autoru saraksts un katra ieguldījums projektā.
    • Saite uz projekta demonstrācijas video.
    • Projekta apraksts ar attiecīgām diagrammām un attēliem.
    • Simulācijas testu rezultāti, kas apliecina korektu darbību.
    • Esejai komplektā ar plakātu jādod pilnīgs ieskats visos projekta aspektos.


Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi