Difference between revisions of "LU-DIP-b14"

From DiLab
Jump to: navigation, search
Line 1: Line 1:
 +
{{LUDFKurss|Ievads digitālajā projektēšanā|DIP|DatZ3074|2DAT3255}}
 +
 +
* Pasniedzēji: Rinalds Ruskuls, Leo Seļāvo
 +
* {{KursiGGroup|lu-dip-b}}
 +
 
== Darbu iesniegšana un vērtēšana ==
 
== Darbu iesniegšana un vērtēšana ==
 
{{KursiMD|DIP|50%|10%}}
 
{{KursiMD|DIP|50%|10%}}
 +
 +
 +
== Kalendārs ==
 +
 +
{| border=1 cellspacing=0 cellpadding=4
 +
|-
 +
! Nedēļas datumi
 +
! Kursa saturs
 +
|-
 +
| 02.09.2013
 +
- 09.09.2013
 +
| Reģistrācijas nedēļa
 +
|-
 +
| 06.09.2013
 +
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
 +
 +
Praktiskais darbs [[DIPb10:PD1 | PD1]].
 +
 +
Mājas darbs [[DIPb10:MD1 | MD1]]
 +
|-
 +
| 13.09.2013
 +
| [http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.]
 +
 +
Praktiskais darbs [[DIPb10:PD2 | PD2]].
 +
 +
Mājas darbs [[DIPb10:MD2 | MD2]]
 +
|-
 +
| 20.09.2013
 +
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
 +
 +
Praktiskais darbs [[DIPb10:PD3 | PD3]].
 +
 +
Mājas darbs [[DIPb10:MD3 | MD3]]
 +
|-
 +
| 27.09.2013
 +
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
 +
 +
Praktiskais darbs [[DIPb10:PD4 | PD4]].
 +
 +
Mājas darbs [[DIPb10:MD4 | MD4]]
 +
|-
 +
| 04.10.2013
 +
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
 +
 +
Praktiskais darbs [[DIPb10:PD5 | PD5]].
 +
 +
Kursa projekts [[DIPb10:KP1 | KP1]]
 +
|-
 +
| 11.10.2013
 +
| [http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].
 +
|-
 +
| 18.10.2013
 +
| [http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].
 +
|-
 +
| 25.10.2013
 +
| [http://selavo.lv/kursi/dip/L08-DLXProcessorAndInstructions.1.01.pdf DLX procesors un instrukcijas.]
 +
Kursa projekts [[DIPb10:KP2 | KP2]]
 +
|-
 +
| 01.11.2013
 +
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 +
|-
 +
| 08.11.2013
 +
| '''Vidus semestra kontroldarbs'''
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 +
|-
 +
| 15.11.2013
 +
| [http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
 +
Kursa projekts [[DIPb10:KP3 | KP3]]
 +
|-
 +
| 22.11.2013
 +
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP3]].
 +
|-
 +
| 29.11.2013
 +
| [http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
 +
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP3]].
 +
 +
[http://bear.ces.cwru.edu/eecs_318/eecs_318_7.pdf Multicycle CPU] PDF 455.60KB (lekciju slaidi no Case Western Reserve University)
 +
|-
 +
| 06.12.2013
 +
| [http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
 +
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP3]].
 +
 +
[http://www.sdsc.edu/~allans/cs141/l11redo.pdf Designing a Pipelined CPU] PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)
 +
|-
 +
| 13.12.2013
 +
| [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf FPGA.]
 +
 +
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP3]].
 +
 +
[http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] PDF 1.06MB (lekciju slaidi no Lund University)
 +
|-
 +
| xx.12.2013
 +
- 01.01.2014
 +
| Ziemassvētku un Jaungada brīvdienas
 +
|-
 +
| xx.01.2014,
 +
xx.01.2014
 +
| Konsultācijas
 +
|-
 +
| xx.01.2014
 +
| '''xx:xx: Gala eksāmena kontroldarbs'''
 +
|-
 +
| xx.01.2014
 +
| '''xx:xx:  Projektu prezentācijas - kursa noslēgums'''
 +
|-
 +
|}
 +
 +
== Praktiskie darbi (PD) ==
 +
 +
* [[DIPb10:PD1 | PD1]]
 +
<!--
 +
* [[DIPb10:PD2 | PD2]]
 +
* [[DIPb10:PD3 | PD3]]
 +
* [[DIPb10:PD4 | PD4]]
 +
* [[DIPb10:PD5 | PD5]]
 +
-->
 +
 +
== Mājas darbi (MD) ==
 +
 +
* [[DIPb10:MD1 | MD1]]
 +
* [[DIPb10:MD2 | MD2]]
 +
* [[DIPb10:MD3 | MD3]]
 +
* [[DIPb10:MD4 | MD4]]
 +
 +
== Kursa projekti (KP) ==
 +
 +
* [[DIPb10:KP1 | KP1]]
 +
<!--
 +
* [[DIPb10:KP2 | KP2]]
 +
* [[DIPb10:KP3 | KP3]]
 +
-->
 +
 +
{{DIP_saites}}

Revision as of 17:50, 4 September 2014

Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.


Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Nedēļas datumi Kursa saturs
02.09.2013

- 09.09.2013

Reģistrācijas nedēļa
06.09.2013 Ievadlekcija. Digitālās projektēšanas process.

Praktiskais darbs PD1.

Mājas darbs MD1

13.09.2013 Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.

Praktiskais darbs PD2.

Mājas darbs MD2

20.09.2013 Trigeri. Pulkstenis.

Praktiskais darbs PD3.

Mājas darbs MD3

27.09.2013 CPU. DataPath. ALU.

Praktiskais darbs PD4.

Mājas darbs MD4

04.10.2013 CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.

Praktiskais darbs PD5.

Kursa projekts KP1

11.10.2013 CPU. DataPath (turpinājums). Zarošanās. Kontrole.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

18.10.2013 CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

25.10.2013 DLX procesors un instrukcijas.

Kursa projekts KP2

01.11.2013 Aparatūras apraksta valodas. Verilog.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

08.11.2013 Vidus semestra kontroldarbs

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

15.11.2013 Aparatūras apraksta valodas. VHDL.

Kursa projekts KP3

22.11.2013 Atmiņa. Fiziskās realizācijas varianti.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP3.

29.11.2013 Daudztaktu procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP3.

Multicycle CPU PDF 455.60KB (lekciju slaidi no Case Western Reserve University)

06.12.2013 Daudztaktu procesors (nobeigums).

Praktiskajos darbos turpinām strādāt pie kursa projekta KP3.

Designing a Pipelined CPU PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)

13.12.2013 FPGA.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP3.

How Does FPGA Work PDF 1.06MB (lekciju slaidi no Lund University)

xx.12.2013

- 01.01.2014

Ziemassvētku un Jaungada brīvdienas
xx.01.2014,

xx.01.2014

Konsultācijas
xx.01.2014 xx:xx: Gala eksāmena kontroldarbs
xx.01.2014 xx:xx: Projektu prezentācijas - kursa noslēgums

Praktiskie darbi (PD)

Mājas darbi (MD)

Kursa projekti (KP)

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi