Difference between revisions of "LU-DIP-m"

From DiLab
Jump to: navigation, search
(16.05.2019.)
(Kalendārs)
Line 26: Line 26:
  
  
= Kalendārs =
+
=Kalendārs=
  
{| border=1 cellspacing=0 cellpadding=4
+
{| border=1 cellspacing=0 cellpadding=4 style = ""border-color: #ddd;""
 
|-
 
|-
! Datums, nedēļa
+
! Datums
! Kursa saturs
+
! Tēma, saturs
! Uzdevumi un piezīmes
+
! Uzdevumi
 
|-
 
|-
 
|
 
|
==== 07.02.2019. ====
+
==== 06.02.20 ====
|  
+
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Ievads kursā'''</big>
 +
|}
 +
 
 +
 
 
Digitālas iekārtas vispārējā arhitektūra un uzbūve.
 
Digitālas iekārtas vispārējā arhitektūra un uzbūve.
Digitālā projektēšana, ievads, darba plūsma. Map, place, route. "Timing back annotation".
+
Digitālā projektēšana, ievads, darba plūsma. Map, place, route. ""Timing back annotation"".
 +
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
==== 14.02.2019. ====
+
==== 13.02.20 ====
|
+
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Digitālo iekārtu pamatelementi'''</big>
 +
|}
 +
 
 +
 
 
Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības.
 
Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības.
 
Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi.
 
Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi.
 
Atmiņas elementi, RS un D trigeris.
 
Atmiņas elementi, RS un D trigeris.
 +
 
|
 
|
Pasludināts praktiskais darbs [[#PD1 | PD1]].
+
* '''Pasludināts praktiskais darbs [[#PD1 | PD1]].'''
 +
 
 
|-
 
|-
 
|
 
|
==== 21.02.2019.====
+
==== 20.02.20 ====
|  
+
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Reģistri. Galīgie automāti.'''</big>
 +
|}
 +
 
 +
 
 
Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. RS un D trigeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.
 
Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. RS un D trigeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.
  
 
Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.
 
Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.
 +
 
|
 
|
Pasludināts mājas darbs [[#MD1 | MD1]].
+
* '''Pasludināts mājas darbs [[#MD1 | MD1]].'''
 +
 
 
|-
 
|-
 
|
 
|
 +
==== 27.02.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Aparatūru aprakstošas valodas'''</big>
 +
|}
 +
  
==== 28.02.2019. ====
 
|
 
 
Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
 
Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.
  
Line 68: Line 93:
 
* [http://www.asic-world.com/verilog/veritut.html Verilog tutorial] no ASIC world.
 
* [http://www.asic-world.com/verilog/veritut.html Verilog tutorial] no ASIC world.
 
* [https://www.dropbox.com/s/if1f464umij1sqe/Verilog.SLIDES.pdf?dl=0 Verilog lekcijas slaidi] no CMU.
 
* [https://www.dropbox.com/s/if1f464umij1sqe/Verilog.SLIDES.pdf?dl=0 Verilog lekcijas slaidi] no CMU.
|  
+
 
 +
|
  
 
|-
 
|-
 
|
 
|
 +
==== 05.03.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Procesora arhitektūra'''</big>
 +
|}
 +
  
==== 07.03.2019.====
 
|
 
 
* Procesora arhitektūra. Daudz-takšu un konveijera principi. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.
 
* Procesora arhitektūra. Daudz-takšu un konveijera principi. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.
  
Line 80: Line 110:
 
* Mājas darba [[#MD1 | MD1]] termiņš.
 
* Mājas darba [[#MD1 | MD1]] termiņš.
 
* Pasludināts praktiskais darbs [[#PD2 | PD2]].
 
* Pasludināts praktiskais darbs [[#PD2 | PD2]].
 +
 +
|
 +
* '''* Mājas darba [[#MD1 | MD1]] termiņš.
 +
* Pasludināts praktiskais darbs [[#PD2 | PD2]].'''
 +
 
|-
 
|-
 
|
 
|
 +
==== 12.03.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Instrukciju kopas arhitektūra'''</big>
 +
|}
  
==== 14.03.2019. ====
 
|
 
  
 
* Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra [http://selavo.lv/kursi/dipm/dlx_handout.pdf (slaidi)]. Salīdzinoši piemēri no ARM instrukciju kopas.
 
* Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra [http://selavo.lv/kursi/dipm/dlx_handout.pdf (slaidi)]. Salīdzinoši piemēri no ARM instrukciju kopas.
  
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 19.03.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Laika sinhronizācija'''</big>
 +
|}
  
==== 21.03.2019. ====
 
|
 
* Diskusija par kursa projektu - (piemēram: video kontrolieris ar OpenGL atbalstu).
 
  
 
* Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
 
* Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
 +
 +
* Diskusija par kursa projektu - (piemēram: video kontrolieris ar OpenGL atbalstu).
  
 
|
 
|
Praktiskais darbs [[#PD3]] - kalkulators.
+
* '''Praktiskais darbs [[#PD3]] - kalkulators.'''
 +
 
 
|-
 
|-
 
|
 
|
 +
==== 26.03.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Risc V arhitektūra'''</big>
 +
|}
 +
  
==== 28.03.2019. ====
 
|
 
 
* RISC-V arhitektūras procesori un instrukciju kopa.
 
* RISC-V arhitektūras procesori un instrukciju kopa.
 
* Salīdzinošais ieskats ARM instrukciju kopā.
 
* Salīdzinošais ieskats ARM instrukciju kopā.
 +
 
|
 
|
<!--
+
 
Mājas darba [[#MD2 | MD2]] termiņš.
 
-->
 
 
|-
 
|-
 
|
 
|
 +
==== 02.04.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>''''''</big>
 +
|}
 +
 +
 +
Praktiskais darbs pie projekta
  
==== 04.04.2019. ====
 
|
 
''Praktiskais darbs pie projekta neklātienē. Lekcija nenotiek.''
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 16.04.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Operatīvā atmiņa'''</big>
 +
|}
 +
 +
 +
Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.
  
==== 11.04.2019. ====
 
|
 
* Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 23.04.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Programmējamās loģikas iekārtas'''</big>
 +
|}
 +
 +
 +
Programmējamās loģikas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.
  
==== 15.04.2019. - 23.04.2019.====
 
|
 
''Lieldienu brīvdienas''
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 30.04.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Metrikas'''</big>
 +
|}
 +
 +
 +
Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.
  
==== 25.04.2019. ====
 
|
 
* Programmējamās loģiskas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 07.05.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''(Vieslekcija)'''</big>
 +
|}
 +
 +
 +
FPGA pielietojumi kosmosa tehnoloģijās.
  
==== 02.05.2019. ====
 
|
 
* Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 14.05.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Projektu statusa atskaite.'''</big>
 +
|}
 +
  
==== 09.05.2019. ====
 
|
 
* FPGA pielietojumi kosmosa tehnoloģijās.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 21.05.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Papildus tēmas'''</big>
 +
|}
 +
 +
 +
Superskalārie procesori un to uzbūve. Paralēlu ALU izmantošanas stratēģijas.
  
==== 16.05.2019. ====
 
|
 
* Projektu statusa atskaite.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== 28.05.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Kopsavilkums'''</big>
 +
|}
 +
  
==== 23.05.2019. ====
 
|
 
* Superskalārie procesori un to uzbūve. Paralēlu ALU izmantošanas stratēģijas.
 
 
|
 
|
 +
 
|-
 
|-
 
|
 
|
 +
==== xx.06.20 ====
 +
|
 +
{| width='100%' style='background-color:#ddd;'
 +
|<big>'''Eksāmens'''</big>
 +
|}
 +
 +
 +
Projektu demonstrācijas un plakāti.
  
==== 30.05.2019. ====
 
|
 
Kopsavilkums
 
 
|
 
|
 +
 
|-
 
|-
|
 
 
==== 04.06.2019.====
 
|
 
10:30 '''Eksāmens''' - projektu demonstrācijas un plakāti.
 
|
 
 
|}
 
|}
  

Revision as of 10:31, 6 February 2020

Īsceļi: Kalendārs | Video | PD | MD | Resursi

Digitālā projektēšana [M] (DIP)

LU DF maģistru un doktorantu studiju kurss DatZ7014, meklēt eStudijās.


Par kursu

Kursa mērķi ir iepazīstināt ar digitālo iekārtu projektēšanas aspektiem, darba plūsmu, problēmām un risinājumiem. Kursa ietvaros tiek apskatīti digitālu iekārtu un datoru arhitektūras pamata un arī sarežģītākas pakāpes elementi. Kursā studenti izstrādā praktiskos darbus un kursa projektu, kura rezultāts ir digitāla iekarta, piemēram procesors, mini dators, grafikas kontrolieris, kalkulators, paralēlas attēlu apstrādes iekārta un citas iekārtas.

Kursa sākumā jāpiesakās attiecīgajai google-grupai, lai varētu sekot kursa aktualitātēm un piedalīties (neklātienes) diskusijās.

Administratīvā informācija

  • Pasniedzējs: Leo Seļāvo (epasts: vards.uzvards @ gmail.com)
  • Vēstkopa komunikācijai par kursa aktualitātēm, uzdevumiem, termiņiem un problēmām:


Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.



Kalendārs

Datums Tēma, saturs Uzdevumi

06.02.20

Ievads kursā


Digitālas iekārtas vispārējā arhitektūra un uzbūve. Digitālā projektēšana, ievads, darba plūsma. Map, place, route. ""Timing back annotation"".

13.02.20

Digitālo iekārtu pamatelementi


Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības. Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi. Atmiņas elementi, RS un D trigeris.

  • Pasludināts praktiskais darbs PD1.

20.02.20

Reģistri. Galīgie automāti.


Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. RS un D trigeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.

Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.

  • Pasludināts mājas darbs MD1.

27.02.20

Aparatūru aprakstošas valodas


Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.

05.03.20

Procesora arhitektūra


  • Procesora arhitektūra. Daudz-takšu un konveijera principi. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.
  • Mājas darba MD1 termiņš.
  • Pasludināts praktiskais darbs PD2.
  • * Mājas darba MD1 termiņš.
  • Pasludināts praktiskais darbs PD2.

12.03.20

Instrukciju kopas arhitektūra


  • Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra (slaidi). Salīdzinoši piemēri no ARM instrukciju kopas.

19.03.20

Laika sinhronizācija


  • Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
  • Diskusija par kursa projektu - (piemēram: video kontrolieris ar OpenGL atbalstu).
  • Praktiskais darbs #PD3 - kalkulators.

26.03.20

Risc V arhitektūra


  • RISC-V arhitektūras procesori un instrukciju kopa.
  • Salīdzinošais ieskats ARM instrukciju kopā.

02.04.20

'


Praktiskais darbs pie projekta

16.04.20

Operatīvā atmiņa


Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.

23.04.20

Programmējamās loģikas iekārtas


Programmējamās loģikas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.

30.04.20

Metrikas


Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.

07.05.20

(Vieslekcija)


FPGA pielietojumi kosmosa tehnoloģijās.

14.05.20

Projektu statusa atskaite.


21.05.20

Papildus tēmas


Superskalārie procesori un to uzbūve. Paralēlu ALU izmantošanas stratēģijas.

28.05.20

Kopsavilkums


xx.06.20

Eksāmens


Projektu demonstrācijas un plakāti.

Lekciju video

Lekciju videomateriāls ir pieejams Youtube. Sīkāk, pa tēmām:

PD

Praktiskie darbi.

PD1

LED un slēdži

Mērķi:

  • apgūt darba plūsmu ar FPGA shēmas ievadu, kompilāciju un dizaina augžuplādēšanu uz FPGA iekārtas.
  • lietot FPGA ievada un izvada portus (pinus).
  • lietot elementāras loģikas elementus shēmā.

Izveidot digitālu iekārtu, kas izmanto ievada elementus (slēdžus) un izvada elementus (LED).

  • Shēmas ievads
  • Kompilācija
  • Uzlādēšana uz reālas FPGA iekārtas
  • Pārbaude

Iekārtai jāveic sekojošas darbības:

  • SW1 slēdzis ieslēdz un izslēdz LED1 spīddiodi.
  • SW2 un SW3 slēdži veido ievaddatus XOR elementam, kura rezultats tiek izvadīts uz LED2.
  • Spīddiode LED3, kas ieslēdzas un izslēdzas reizi sekundē. SW4 to var apstādināt un iedarbināt.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas.

PD2

Šaha laukums

Mērķi:

  • iepazīties ar VGA signālu protokolu
  • izpildīt iekartas dizainu Verilog valodā

Izveidot iekārtu, kas uz monitora ekrāna attēlo 8x8 šaha lauciņu. Darba gaita iepazīties ar video signāla formu un laika parametriem. Darbu atļauts izpildīt daļēji vai pilnīgi Verilog valodā.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas, kam pieslēgts monitors.

PD3

Kalkulators

Mērķi:

  • iepazīties ar PS/2 (klaviatūras) protokolu
  • Izstrādāt stāvokļu mašīnu - galīgo automātu kalkulatora darbībai

Izveidot digitālu iekārtu, kas darbojas kā kalkulators ar skaitļiem heksadecimālajā sistēmā un var izpildīt saskaitīšanas un atņemšanas operācijas.

Skaitļu ievads ir no klaviatūras, kas pieslēdta ar PS/2 portu.

Skaitļu izvads ir uz LCD ekrāna.

MD

Mājas darbi.

MD1

Novērtēt Spartan 3E attīstītājrīka un FPGA iespējas. Atbildēt uz jautājumu: vai iespējams uz Spartan 3E realizēt datoru, kas varētu darbināt Linux klases operētājsistēmu? Atbildi pamatot, izvērtējot nepieciešamos un pieejamos resursus gan FPGA, gan perifērijas iekārtu kontekstā.

MD2

Uzzīmēt un aprakstīt video kontroliera shēmu, kas atbalsta minimālu OpenGL vai līdzīgu instrukciju kopu. Instrukcijas tiek nodotas no datora pa seriālo portu. Instrukcijas jāatkodē un jāizpilda, izmainot lokālu video buferi. No bufera attēls jāizvada uz iebūvēto VGA portu attēla izvadei.

Informācijas resursi

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi