Difference between revisions of "LU-DIP-m"

From DiLab
Jump to: navigation, search
(15.06.20)
(MD1)
Line 379: Line 379:
 
====MD1====
 
====MD1====
  
Novērtēt Spartan 3E attīstītājrīka un FPGA iespējas. Atbildēt uz jautājumu: vai iespējams uz Spartan 3E realizēt datoru, kas varētu darbināt Linux klases operētājsistēmu? Atbildi pamatot, izvērtējot nepieciešamos un pieejamos resursus gan FPGA, gan perifērijas iekārtu kontekstā.
+
Novērtēt Spartan 3E attīstītājrīka un FPGA iespējas. Atbildēt uz jautājumu: vai iespējams uz Spartan 3E realizēt datoru, kas varētu darbināt Linux klases operētājsistēmu? Atbildi '''pamatot''', izvērtējot '''nepieciešamos un atbilstošos pieejamos resursus''' gan FPGA, gan perifērijas iekārtu kontekstā.
  
 
Atbilde noformējama kā eseja PDF failā vards_uzvards_MD1.pdf un jāiesūta e-studijās.
 
Atbilde noformējama kā eseja PDF failā vards_uzvards_MD1.pdf un jāiesūta e-studijās.

Revision as of 12:10, 14 May 2020

Īsceļi: Kalendārs | Video | PD | MD | Resursi Šodiena: 13.07.20 : Rītdiena: 14.07.20 (ja ir lekcija)


Digitālā projektēšana [M] (DIP)

LU DF maģistru un doktorantu studiju kurss DatZ7014, meklēt eStudijās.


Par kursu

Kursa mērķi ir iepazīstināt ar digitālo iekārtu projektēšanas aspektiem, darba plūsmu, problēmām un risinājumiem. Kursa ietvaros tiek apskatīti digitālu iekārtu un datoru arhitektūras pamata un arī sarežģītākas pakāpes elementi. Kursā studenti izstrādā praktiskos darbus un kursa projektu, kura rezultāts ir digitāla iekarta, piemēram procesors, mini dators, grafikas kontrolieris, kalkulators, paralēlas attēlu apstrādes iekārta un citas iekārtas.

Kursa sākumā jāpiesakās attiecīgajai google-grupai, lai varētu sekot kursa aktualitātēm un piedalīties (neklātienes) diskusijās.

Administratīvā informācija

  • Pasniedzējs: Leo Seļāvo (epasts: vards.uzvards @ gmail.com)


Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Datums Tēma, saturs Uzdevumi

06.02.20

Ievads kursā


Digitālas iekārtas vispārējā arhitektūra un uzbūve. Digitālā projektēšana, ievads, darba plūsma. Map, place, route. Laika anotācija - ""Timing back-annotation"". Simulācija un testēšana dažādos līmeņos.

Mācību materiāli:

13.02.20

Digitālo iekārtu pamatelementi


Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības. Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi. Elementi ar atmiņu. RS un D trigeri. ""Latch"" un ""D-Flip-flop"". Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. Uzstādīšanas un noturēšanas laiku ierobežojumi.


  • Pasludināts praktiskais darbs PD1.

20.02.20

Aparatūru aprakstošas valodas


Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.

Mācību materiāli:

  • Pasludināts mājas darbs MD1.

27.02.20

Reģistri. Galīgie automāti.


Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.

05.03.20

Laika sinhronizācija


  • Laika sinhronizācija. Takts ģenerators. Takts signālu nobīde un sadalījuma shēmas. H-koka sadalījums. Digitāli kontrolējami pulksteņi. PLL (phase lock loop). Enerģijas patēriņš, ārējā un čipa iekšējā takts frekvence un takts sadalījuma shēmas.
  • Diskusija par kursa projektu - (piemēram: video kontrolieris ar OpenGL atbalstu).
  • * Mājas darba MD1 termiņš.
  • Pasludināts praktiskais darbs PD2.

12.03.20

Procesora arhitektūra


Procesora arhitektūra. Daudz-taktu un konveijera principi. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.


19.03.20

Instrukciju kopas arhitektūra


Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.

  • Praktiskais darbs #PD3 - kalkulators.

26.03.20

Risc V arhitektūra


  • RISC-V arhitektūras procesori un instrukciju kopa.
  • Salīdzinošais ieskats ARM instrukciju kopā.

Mācību materiāli:

02.04.20

CMOS tehnoloģija


MOS tranzistora uzbūve un pielietojumi loģisko iekārtu uzbūvē

Mācību materiāli:

16.04.20

Operatīvā atmiņa


Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.

  • Termiņš: MD2: Projekta pieteikums. Iesūtāms estudijās.

23.04.20

Programmējamās loģikas iekārtas


Programmējamās loģikas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.

Mācību materiāli:

30.04.20

Metrikas


Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.

07.05.20

(Vieslekcija)


FPGA pielietojumi kosmosa tehnoloģijās.

14.05.20

Superskalāras arhitektūras


Superskalārie procesori un to uzbūve. Paralēlu ALU izmantošanas stratēģijas.

21.05.20

Instrukciju vienlaicīga izpilde


Tomasulo arhitektūra

28.05.20

Kopsavilkums


15.06.20

Eksāmens

10:30 Eksāmens.

Projektu demonstrācijas un plakāti.

Lekciju video

Lekciju videomateriāls ir pieejams Youtube. Sīkāk, pa tēmām:

PD

Praktiskie darbi.

PD1

LED un slēdži

Mērķi:

  • apgūt darba plūsmu ar FPGA shēmas ievadu, kompilāciju un dizaina augžuplādēšanu uz FPGA iekārtas.
  • lietot FPGA ievada un izvada portus (pinus).
  • lietot elementāras loģikas elementus shēmā.

Izveidot digitālu iekārtu, kas izmanto ievada elementus (slēdžus) un izvada elementus (LED).

  • Shēmas ievads
  • Kompilācija
  • Uzlādēšana uz reālas FPGA iekārtas
  • Pārbaude

Iekārtai jāveic sekojošas darbības:

  • SW1 slēdzis ieslēdz un izslēdz LED1 spīddiodi.
  • SW2 un SW3 slēdži veido ievaddatus XOR elementam, kura rezultats tiek izvadīts uz LED2.
  • Spīddiode LED3, kas ieslēdzas un izslēdzas reizi sekundē. SW4 to var apstādināt un iedarbināt.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas.

Resusrsi:

PD2

Šaha laukums

Mērķi:

  • iepazīties ar VGA signālu protokolu
  • izpildīt iekartas dizainu Verilog valodā

Izveidot iekārtu, kas uz monitora ekrāna attēlo 8x8 šaha lauciņu. Darba gaita iepazīties ar video signāla formu un laika parametriem. Darbu atļauts izpildīt daļēji vai pilnīgi Verilog valodā.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas, kam pieslēgts monitors.

Izstrādātā risinājuma pirmkoda faili jāarhivē failā vards_uzvards_PD2.zip un jāiesūta e-studijās.

PD3

Kalkulators

Mērķi:

  • iepazīties ar PS/2 (klaviatūras) protokolu
  • Izstrādāt stāvokļu mašīnu - galīgo automātu kalkulatora darbībai

Izveidot digitālu iekārtu, kas darbojas kā kalkulators ar skaitļiem heksadecimālajā sistēmā un var izpildīt saskaitīšanas un atņemšanas operācijas.

Skaitļu ievads ir no klaviatūras, kas pieslēdta ar PS/2 portu.

Skaitļu izvads ir uz LCD ekrāna.

Izstrādātā risinājuma pirmkoda faili jāarhivē failā vards_uzvards_PD3.zip un jāiesūta e-studijās.

MD

Mājas darbi.

MD1

Novērtēt Spartan 3E attīstītājrīka un FPGA iespējas. Atbildēt uz jautājumu: vai iespējams uz Spartan 3E realizēt datoru, kas varētu darbināt Linux klases operētājsistēmu? Atbildi pamatot, izvērtējot nepieciešamos un atbilstošos pieejamos resursus gan FPGA, gan perifērijas iekārtu kontekstā.

Atbilde noformējama kā eseja PDF failā vards_uzvards_MD1.pdf un jāiesūta e-studijās.

MD2

Aprakstīt ideju kursā realizējamam projektam, ko izstrādāsiet uz FPGA iekārtas. Iekļaut sekojošas sadaļas:

  • Vai tas ir individuāls vai komandas darbs. Ja komandas, tad pievienot dalībnieku sarakstu un to lomu projektā
  • Mērķis un motivācija
  • Nepieciešamie resursi
  • Risinājuma apraksts
  • Realizācijas plāns ar konkrētiem datumiem un starpmērķiem, kas tajos sasniedzami

Atbilde noformējama kā dokuments PDF failā vards_uzvards_MD2.pdf un jāiesūta e-studijās.


MD_OpenGL

Uzzīmēt un aprakstīt video kontroliera shēmu, kas atbalsta minimālu OpenGL vai līdzīgu instrukciju kopu. Instrukcijas tiek nodotas no datora pa seriālo portu. Instrukcijas jāatkodē un jāizpilda, izmainot lokālu video buferi. No bufera attēls jāizvada uz iebūvēto VGA portu attēla izvadei.

Atbilde noformējama kā dokuments PDF failā vards_uzvards_MDx.pdf un jāiesūta e-studijās.

Informācijas resursi

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:

PMOD papildus moduļi

Mums ir pieejami daži PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE WebPACK (14.7)

Xilinx ISE Webpack versija 14.7 (Windows 7, nevis Windows 10) ir pēdējā versija, kas vēl atbalsta Spartan 3E FPGA.

To iespējams lejuplādēt no Xilinx arhīva web portāla, kurā nepieciešams šim nolūkam izveidot kontu.

Papildus:

Xilinx ISE WebPACK (12.2)

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

HDL tutorials

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Atsauksmes par kursu


Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi