Difference between revisions of "LU-DIP-m13"

From DiLab
Jump to: navigation, search
(→‎Kalendārs)
(→‎HDL tutorials)
Line 196: Line 196:
=== HDL tutorials ===
=== HDL tutorials ===


* [http://www.eecs.harvard.edu/cs141/resources/verilog-tutorial.pdf Verilog Tutorial I (10 pages)] PDF 69.58KB
<!-- (unavailable) * [http://www.eecs.harvard.edu/cs141/resources/verilog-tutorial.pdf Verilog Tutorial I (10 pages)] PDF 69.58KB -->

⚫
* [http://www.ece.umd.edu/class/enee359a.S2008/verilog_tutorial.pdf Verilog Tutorial II (227 pages)] PDF 876.25KB
* [http://www.ece.rutgers.edu/~shivag/Verilog%20Tutorial.pdf Verilog Tutorial] by Don Thomas, CMU (24 slides).
⚫
* [http://www.ece.umd.edu/class/enee359a.S2008/verilog_tutorial.pdf Verilog Tutorial] by asic-world (227 pages) PDF 876.25KB
* [http://www.asic-world.com/verilog/veritut.html Verilog tutorial] by asic-world, online version.
* [http://www.gmvhdl.com/VHDL.html VHDL Tutorial I (15 pages)]
* [http://www.gmvhdl.com/VHDL.html VHDL Tutorial I (15 pages)]
* [http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf VHDL Tutorial II (84 pages)] PDF 391.95KB
* [http://lslwww.epfl.ch/pages/teaching/cours_lsl/sl_info/vhdl-tutorial.pdf VHDL Tutorial II (84 pages)] PDF 391.95KB

Revision as of 12:19, 11 April 2013

Digitālā projektēšana [M] (DIP)

LU DF maģistru un doktorantu studiju kurss DatZ7034, meklēt eStudijās.


Par kursu

Kursa mērķi ir iepazīstināt ar digitālo iekārtu projektēšanas aspektiem, darba plūsmu, problēmām un risinājumiem. Kursa ietvaros tiek apskatīti digitālu iekārtu un datoru arhitektūras pamata un arī sarežģītākas pakāpes elementi. Kursā studenti izstrādā praktiskos darbus un kursa projektu, kura rezultāts ir digitāla iekarta, piemēram procesors, mini dators, grafikas kontrolieris, kalkulators, paralēlas attēlu apstrādes iekārta un citas iekārtas.

Kursa sākumā jāpiesakās attiecīgajai google-grupai, lai varētu sekot kursa aktualitātēm un piedalīties (neklātienes) diskusijās.

Administratīvā informācija

  • Pasniedzējs: Leo Seļāvo (epasts: vards.uzvards @ gmail.com)
  • Vēstkopa komunikācijai par kursa aktualitātēm, uzdevumiem, termiņiem un problēmām:


Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar _svītru tukšumu vietā, piemēram: "BST_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "BST_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Datums, nedēļa Kursa saturs Uzdevumi un piezīmes
28.02.2013.

Digitālas iekārtas vispārējā arhitektūra un uzbūve. Digitālā projektēšana, ievads, darba plūsma. Map, place, route. Timing back annotation. Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības. Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrātors, multipleksors, frekvences dalītājs un citi elementi. Atmiņas elementi, RS un D trigeris.

Pasludināts praktiskais darbs PD1.

07.03.2012.

Galīgie automāti un to pielietojumi un realizācija digitālajās iekārtās. Diagrammas, tabulas attēlojums. Realizācija uz loģiskajām izteiksmēm un shēmas elementiem. Pielietojumi.

14.03.2013.

Reģistri un uz tiem bazetas iekārtas. Bīdes reģistri. Skaitītaji. RS un D triggeri. Uzstādīšanas un noturēšanas laiku ierobežojumi.

21.03.2013.

Procesora arhitektūra. Daudz-takšu un konvejiera principi. Instrukciju dešifratora un skaitītaja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.

28.03.2013.

Programmējamās loģiskas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.

04.04.2013.

Virtuālā lekcija

11.04.2013.

Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.

18.04.2013.

Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras.

25.04.2013.
02.05.2013.
09.05.2013.
16.05.2013.
23.05.2013.
30.05.2013.
xx.06.2013. Eksāmens - projektu demonstrācijas un plakāti.

PD

Praktiskie darbi.

PD1

Izveidot digitālu iekārtu, kas izmanto ievada elementus (slēdžus) un izvada elementus (LED).

  • Shēmas ievads
  • Kompilācija
  • Uzlādēšana uz reālas FPGA iekārtas
  • Pārbaude

Iekārtai jāveic sekojošas darbības:

  • SW1 slēdzis ieslēdz un izslēdz LED1 spīddiodi.
  • SW2 un SW3 slēdži veido ievaddatus XOR elementam, kura rezultats tiek izvadīts uz LED2.
  • Spīddiode LED3, kas ieslēdzas un izslēdzas reizi sekundē. SW4 to var apstādināt un iedarbināt.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas.

MD

Mājas darbi.

MD1

Saites

Digital design textbooks @ Digilent Inc.


Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


Xilinx ISE WebPACK (12.2)


Video applications using FPGA

HDL tutorials

IP cores priekš FPGA


Citi kursi un saites


Ieteikumi prezentāciju veidošanā

Retrieved from "http://andromeda.df.lu.lv/wiki/index.php?title=LU-DIP-m13&oldid=4222"