LU-DIP-m

From DiLab
Revision as of 09:40, 30 May 2024 by Leo (talk | contribs) (→‎11.06.24)
(diff) ← Older revision | Latest revision (diff) | Newer revision → (diff)
Jump to: navigation, search

Īsceļi: Kalendārs | Video | PD | MD | Resursi | Šodiena: 25.11.24 : Rītdiena: 26.11.24 (ja ir lekcija)


Digitālā projektēšana [M] (DIP)

LU DF maģistru un doktorantu studiju kurss DatZ7034, meklēt eStudijās.


Par kursu

Kursa mērķi ir iepazīstināt ar digitālo iekārtu projektēšanas aspektiem, darba plūsmu, problēmām un risinājumiem. Kursa ietvaros tiek apskatīti digitālu iekārtu un datoru arhitektūras pamata un arī sarežģītākas pakāpes elementi. Kursā studenti izstrādā praktiskos darbus un kursa projektu, kura rezultāts ir digitāla iekarta, piemēram procesors, mini dators, grafikas kontrolieris, kalkulators, paralēlas attēlu apstrādes iekārta un citas iekārtas.

Kursa sākumā jāpiesakās attiecīgajai google-grupai, lai varētu sekot kursa aktualitātēm un piedalīties (neklātienes) diskusijās.

Administratīvā informācija

  • Pasniedzējs: Leo Seļāvo (epasts: vards.uzvards @ gmail.com)


Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar _svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.

Kalendārs

Datums Tēma, saturs Uzdevumi

08.02.24

10:30

Ievads kursā


Digitālas iekārtas vispārējā arhitektūra un uzbūve. Digitālā projektēšana, ievads, darba plūsma. Map, place, route. Laika anotācija - ""Timing back-annotation"". Simulācija un testēšana dažādos līmeņos.

Mācību materiāli:

08.02.24

10:30

Digitālo iekārtu pamatelementi

Digitālo iekārtu pamatelementi, tranzistors, invertors, NAND un NOR elementi no tranzistoriem, to loģiskā uzbūve un īpašības. Loģiskie elementi, minimālā kopa. Pāreja no loģiskajām izteiksmēm un tabulām uz realizāciju ar loģiskajiem elementiem. Kombinētie loģiskie elementi. Dešifrators, multipleksors, frekvences dalītājs un citi elementi. Elementi ar atmiņu. RS un D trigeri. ""Latch"" un ""D-Flip-flop"". Reģistri un uz tiem bāzētas iekārtas. Bīdes reģistri. Skaitītāji. Uzstādīšanas un noturēšanas laiku ierobežojumi.


CMOS tehnoloģija MOS tranzistora uzbūve un pielietojumi loģisko iekārtu uzbūvē

Mācību materiāli:


15.02.24

10:30

Aparatūru aprakstošas valodas


Aparatūru aprakstošas valodas (HDL), Verilog. Valodas elementi simulācijai un sintēzei. Uzvedības un struktūras apraksts. Moduļi. Datu tipi, signāli un reģistri.

Mācību materiāli:

22.02.24

10:30

Instrukciju kopas arhitektūra

Procesora instrukciju arhitektūra. Instrukciju tipi un kodēšana. Operandi. RISC un CISC arhitektūras. DLX procesora instrukciju arhitektūra. Salīdzinoši piemēri no ARM instrukciju kopas.

29.02.24

10:30

Risc V arhitektūra

Vientakts procesora arhitektūra. Instrukciju dešifratora un skaitītāja reģistri. Reģistru fails. Aritmētiski loģiskā iekārta (ALU). Atmiņas saskarne. Instrukciju un datu kešatmiņa.

RISC V procesora arhitektūra un instrukciju kopa.


  • RISC-V arhitektūras procesori un instrukciju kopa.
  • Salīdzinošais ieskats ARM instrukciju kopā.

Mācību materiāli:


07.03.24

10:30

Instrukciju atmiņa. RISC V Asemblers

Instrukciju atmiņa, reģistrs, dekoderis. PC reģistrs.

RISC V Asemblers. GNU rīki kompilācijai. Qemu simulators.

  • GNU asemblera kompilators RISC V arhitektūrai ir pieejams kā riscv64-linux-gnu-as. Ar to ir iespējams kompilēt kodu 32 bitu arhitektūrai RV32i norādot attiecīgu arhitektūras parametru:
riscv64-linux-gnu-as -march=rv32e -al test.s
  • Tad kompilēto kodu iespējams dabūt no listinga (to apstrādājot), vai arī no kompilētā elf faila ar objdump.

14.03.24

10:30

Dizaina metrikas

Dizaina metrikas. Video lekcija e-studijās.

14.03.24

10:30

Operatīvā atmiņa

Operatīvā atmiņa, statiskā un dinamiskā. Atmiņas matricas un uzbūve. Kešatmiņas. Saskarnes starp atmiņu un citām iekārtām.

Resursi:

21.03.24

10:30

Vadības kontrole

Branch instrukcijas. Jump-and-link instrukcijas. To realizācija vientakts procesorā. Branch prediction. Heristikas vadības kontroles optimizācijai.

Kešatmiņa. Asociatīvā atmiņa. "N-way set associative cache memory"


04.04.24

10:30

GPIO

GPIO - General Purpose Input Output. Datu ievads un izvads ar kartētu atmiņu (memory mapped IO). Mikrokontroliera perifērijas iekārtu reģistri. Reģistrs lasīšanas un rakstīšanas virzienam. Saskarnes savietošana ar operatīvās atmiņas saskarni.

11.04.24

10:30

Procesora arhitektūra

Procesora arhitektūra. Daudz-taktu procesors un konveijera princips.

18.04.24

10:30

Metrikas

Digitālas projektēšanas metrikas. Funkcionalitāte. Izmaksas, fiksētās un mainīgās. Uzticamība, izturība. Trokšņu noturība un imunitāte. Veiktspēja. Ātrums un enerģijas patēriņš. Projektēšanas laiks.

Resursi:

25.04.24

10:30

Programmējamās loģikas iekārtas

Programmējamās loģikas iekārtas, CPLD un FPGA. FPGA uzbūve. Konfigurējami loģiskie elementi. Ievada un izvada elementi. Komunikācija, maģistrāles.

Mācību materiāli:

02.05.24

10:30

FPGA kā serviss

Vieslekcija. Attālināta FPGA attīstītājrīku programmēšana un testēšana.

09.05.24

10:30

(Vieslekcija)


FPGA pielietojumi kosmosa tehnoloģijās.

16.05.24

10:30

Superskalāras arhitektūras


Superskalārie procesori un to uzbūve. Paralēlu ALU izmantošanas stratēģijas.

23.05.24

10:30

Dinamiska instrukciju plānošana

Instrukciju paralelisms, ciklu atrullēšana, Scoreboarding un Tomasulo arhitektūras.

Slaidi:

Resursi:


30.05.24

10:30

Kopsavilkums

Daudzkodolu procesori un CUDA

11.06.24
Eksāmens

10:30 Eksāmens.

Projektu demonstrācijas un plakāti.

Eksāmenā:

  • Risinājuma pirmkods un projekts kā zip fails
  • Dokumentācija jūsu risinājumam "Datasheet".
  • Jānodod eseja (e-studijās), kurā aprakstīti projekta izaicinājumi un sasniegumi kā arī tehniskā informācija par projektu.
  • Bez tam, jāizveido plakāts, kas būs jāprezentē mutiski un jāatbild uz jautājumiem. PDF formātā (e-studijās).
  • Ja projektā ir demonstrējama daļa, tad jāveic arī tā demonstrācija.

Lekciju video

Lekciju videomateriāls ir pieejams Youtube. Sīkāk, pa tēmām:

PD

Praktiskie darbi.

PD1

LED un slēdži

Mērķi
  • apgūt darba plūsmu ar FPGA shēmas ievadu, kompilāciju un dizaina augžuplādēšanu uz FPGA iekārtas.
  • lietot FPGA ievada un izvada portus (pinus).
  • lietot elementāras loģikas elementus shēmā.
Uzdevums

Izveidot digitālu iekārtu, kas izmanto ievada elementus (slēdžus) un izvada elementus (LED).

  • Shēmas ievads
  • Kompilācija
  • Uzlādēšana uz reālas FPGA iekārtas
  • Pārbaude

Iekārtai jāveic sekojošas darbības:

  • SW1 slēdzis ieslēdz un izslēdz LED1 spīddiodi.
  • SW2 un SW3 slēdži veido ievaddatus XOR elementam, kura rezultats tiek izvadīts uz LED2.
  • Spīddiode LED3, kas ieslēdzas un izslēdzas reizi sekundē. SW4 to var apstādināt un iedarbināt.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas.

Resusrsi:

PD_Counter

Skaitītāja simulācija

Mērķi
  • Iepazīties ar FPGA elementu bibliotēkas skaitītāja moduļiem
  • Iemācīties, kā darbināt simulācijas
Uzdevums
  • Izveidot shēmu iekārtai, kas izmantojot takts signālu realizē 4 bitu bināru skaitītāju.
  • Demonstrēt iekārtas darbību ar simulātoru (ISim vai Modelsim)
Iesniegt

Iesniegt e-studijās:

  • PDF dokumentu kurā ir gan iekārtas shēma, gan arī simulācijas rezultāti un īss pieredzes apraksts.

PD_RF

Reģistru fails un simulācija

Mērķi
  • Pamatelementu un reģistru lietojums Verilog valodā
  • Projekta simulācija
Uzdevums

Izveidot 32x32 reģistru failu procesoram. Veikt simulāciju ar ISim, kas pārbauda tā darbību.

  • Reģistru failā ir 32 biti
  • Katrs reģistrs ir 32 bitus garš
  • Turpmāk aprakstā portu/signālu bitu skaits tiek norādīts aiz tiem iekavās.
  • Ir divi porti A(32) un B(32), kas ļauj vienlaicīgi nolasīt divu reģistru vērtības. Lasāmo reģistru adreses tiek norādītas ar AA(5) un AB(5)
  • Ir viens ports D(32), kas ļauj ierakstīt viena reģistra vērtību CLK uzlecošās frontes notikuma brīdī, ja ir iespējota rakstīšana ar signālu WR. Reģistrs, kurā rakstīt, tiek norādīts ar signālu AD(5).
  • Lasīšanas un rakstīšanas darbībām jāvar notikt paralēli, vienlaicīgi.

Demonstrēt iekārtas darbību ar simulatoru (ISim)

  • Simulācijas daļā demonstrēt, kā informācija tiek rakstīta visos reģistros, kā arī lasīta no tiem. Lai veiktu šo simulāciju, izveidot testa moduli (testbench) atsevišķā Verilog failā.
Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkodu reģistru failam un tā testa modulim.
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

PD_Calc

Kalkulators: stāvokļu diagramma un kontrolieris

Mērķi
  • Iepazīties ar galīgo automātu projektēšanu un implementāciju Verilog valodā
  • Projektēt digitālu sistēmu ar kontrolieri
  • Simulēt kontroliera dizainu
Uzdevums

Izveidot funkcionālu kalkulatora moduli, kas reaģē uz taustiņu signāliem veic saskaitīšanas un atņemšanas operācijas. Kalkulators strādā heksadecimālā sistēmā, tātad, tam ir 16 ciparu taustiņi: 0,1,2...8,9,A,B,C,D,E,F. Bez tam ir arī operāciju taustiņi: CLR - nodzēst rezultātu, un operācijas +, - un =. Nospiežot katru taustiņu tiek pacelts signāls BtnDown. Atlaižot taustiņu tas tiek nolaists. Jāveic sekojoši uzdevumi:

  • Izveidot projektu kalkulatoram ar Verilog vai shēmu diagrammu.
  • Izveidot kontrolieri, kas balstīts uz vienu vai vairākiem galīgiem stāvokļu automātiem.
  • Demonstrēt iekārtas darbību ar simulātoru Xilinx ISim.
Iesniegt

Iesniegt e-studijās:

  • PDF dokumentu kurā ir gan iekārtas shēma, gan arī simulācijas rezultāti un īss pieredzes apraksts.
  • Iekārtas un testēšanas Verilog pirmkoda failus.

PD_VGA

Šaha laukums

Mērķi
  • iepazīties ar VGA signālu protokolu
  • izpildīt iekartas dizainu Verilog valodā
Uzdevums

Izveidot iekārtu, kas uz monitora ekrāna attēlo 8x8 šaha lauciņu. Darba gaita iepazīties ar video signāla formu un laika parametriem. Darbu atļauts izpildīt daļēji vai pilnīgi Verilog valodā.

Praktiskajā darbā izstrādātā iekārta jādemonstrē uz Spartan 3E FPGA iekārtas, kam pieslēgts monitors.

Izstrādātā risinājuma pirmkoda faili jāarhivē failā vards_uzvards_PD2.zip un jāiesūta e-studijās.

PD_Kbd

Klaviatūra un Ciparu izvads

Mērķi
  • iepazīties ar PS/2 (klaviatūras) protokolu
  • Izstrādāt stāvokļu mašīnu - galīgo automātu kalkulatora darbībai
Uzdevums

Izveidot digitālu iekārtu, kas darbojas kā kalkulators ar skaitļiem heksadecimālajā sistēmā un var izpildīt saskaitīšanas un atņemšanas operācijas.

Skaitļu ievads ir no klaviatūras, kas pieslēdta ar PS/2 portu.

Skaitļu izvads ir uz LCD ekrāna.

Izstrādātā risinājuma pirmkoda faili jāarhivē failā vards_uzvards_PD3.zip un jāiesūta e-studijās.

MD

Mājas darbi.

MD1

Novērtēt Spartan 3E attīstītājrīka un FPGA iespējas. Atbildēt uz jautājumu: vai iespējams uz Spartan 3E realizēt datoru, kas varētu darbināt Linux klases operētājsistēmu? Atbildi pamatot, izvērtējot nepieciešamos un atbilstošos pieejamos resursus gan FPGA, gan perifērijas iekārtu kontekstā.

Atbilde noformējama kā eseja PDF failā vards_uzvards_MD1.pdf un jāiesūta e-studijās.

MD2

Aprakstīt ideju kursā realizējamam projektam, ko izstrādāsiet uz FPGA iekārtas. Iekļaut sekojošas sadaļas:

  • Vai tas ir individuāls vai komandas darbs. Ja komandas, tad pievienot dalībnieku sarakstu un to lomu projektā
  • Mērķis un motivācija
  • Nepieciešamie resursi
  • Risinājuma apraksts
  • Realizācijas plāns ar konkrētiem datumiem un starpmērķiem, kas tajos sasniedzami

Atbilde noformējama kā dokuments PDF failā vards_uzvards_MD2.pdf un jāiesūta e-studijās.


MD_OpenGL

Uzzīmēt un aprakstīt video kontroliera shēmu, kas atbalsta minimālu OpenGL vai līdzīgu instrukciju kopu. Instrukcijas tiek nodotas no datora pa seriālo portu. Instrukcijas jāatkodē un jāizpilda, izmainot lokālu video buferi. No bufera attēls jāizvada uz iebūvēto VGA portu attēla izvadei.

Atbilde noformējama kā dokuments PDF failā vards_uzvards_MDx.pdf un jāiesūta e-studijās.

MD_ALU

Aritmētiski loģiskā ierīce (ALU)

Mērķi
  • Izpētīt ISA un izstrādāt specifikāciju atbilstošam procesora ALU
  • ALU izstrāde
Uzdevums
  • Izstrādāt ALU kas atbilst RISCV R32I instrukciju kopai
  • ALU nepieciešams nodrošināt sekojošu saskarni:
    • A un B ir datu ievadda maģistrāles, 32 biti, vai ideāli, parametrizējamas.
    • OUT ir rezultāts, arī datu maģistrāle
    • OPCODE - ievads, ALU operācijas kods
    • karodziņi, kas indicē:
      • V - Overflow
      • Z - Zero
      • N - Negative
      • C - Carry
  • Demonstrēt iekārtas darbību vairākām instrukcijām, ar simulatoru (ISim)

Resursi

Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkoda fails ar iekārtas dizainu.
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

MD_CPU_v0

CPU prototips

Mērķis

Iepazīt instrukciju dekoderi un aritmētisko instrukciju datu plūsmu.


Uzdevums
  • Izstrādāt instrukciju dekoderi pēc RISC V R32I ISA Green card.
  • Izstrādāt vienkāršu kontrolieri, kas tulko instrukciju operāciju kodus uz ALU operāciju kodiem, un reģistru faila WE (Write Enable) signālu.
  • Izveidot prototipu CPU kas var izpildīt vienkāršas instrukcijas pa vienai.

CPU prototipam (v0) jāsavieno reģistru fails, ALU un instrukciju dekoderis un operāciju kodu kontrolieris tā, lai būtu iespējams ieejā dot vienas instrukcijas 32 bitu kodu, un tā tiktu izpildīta, un rezultāts ierakstīts attiecīgajā reģistrā pēc CLK takts signāla augošās frontes.

  • Demonstrēt iekārtas darbību vairākām instrukcijām, ar simulatoru (ISim)

Resursi

  • RISC V dokumentācija
Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkoda faili ar iekārtas dizainu.
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

MD_CPU_IC

CPU prototips ar instrukciju kešatmiņu

Mērķis

Iepazīt instrukciju kešatmiņu un RISC V asemblera kompilāciju.


Uzdevums
  • Izstrādāt instrukciju kešatmiņu, instrukciju reģistru, PC reģistru.
  • Izveidot prototipu CPU kas var izpildīt vienkāršas instrukcijas no instrukciju atmiņas. Katrs takts signāls CLK ielasa un izpilda nākamo instrukciju.
  • Izveidot vienkāršu RISC V asemblera programmu instrukciju testēšanai. Kompilēt to ar GNU AS kompilatoru.
  • Instrukciju kešatmiņas modulim ielasīt kompilētu programmu (no teksta faila), Verilog kompilācijas solī.
  • Demonstrēt iekārtas darbību ar simulatoru (ISim)

Resursi

GNU asemblera kompilators RISC V arhitektūrai ir pieejams kā riscv64-linux-gnu-as. Ar to ir iespējams kompilēt kodu 32 bitu arhitektūrai RV32i norādot attiecīgu arhitektūras parametru: 

riscv64-linux-gnu-as -march=rv32e -al test.s

Tad kompilēto kodu iespējams dabūt no listinga (to apstrādājot), vai arī no kompilētā elf faila ar objdump.

Iesniegt

Iesniegt e-studijās:

  • Verilog un citi saistītie pirmkoda faili ar iekārtas dizainu.
  • Testa programma asemblerā
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

MD_CPU_DC

CPU prototips ar datu kešatmiņu

Mērķis

Iepazīt datu kešatmiņu un saskarni ar operatīvo atmiņu.

Uzdevums
  • Izstrādāt datu kešatmiņu.
  • Izveidot prototipu CPU kas var izpildīt vienkāršas instrukcijas ar atmiņu, piemēram Load un Store.
  • Izveidot vienkāršu RISC V asemblera programmu instrukciju testēšanai. Kompilēt to ar GNU AS kompilatoru.
  • Demonstrēt iekārtas darbību ar simulatoru (ISim)

Resursi


Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkoda faili ar iekārtas dizainu.
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

MD_CPU_Branch

CPU prototips ar Branch un Jump-and-link instrukciju realizāciju

Mērķis

Iepazīt Branch un Jump-and-link instrukciju darbības un dizaina principus.

Uzdevums
  • Izstrādāt Branch instrukcijas saskaņā ar RISC V instrukciju kopu
    • BEQ, BNE, BLT, BGE, BLTU, BGEU.
  • Izstrādāt Jump-and-link instrukcijas saskaņā ar RISC V instrukciju kopu
    • JAL, JALR
  • Izveidot prototipu CPU kas var izpildīt vadības kontroles instrukcijas.
  • Izveidot vienkāršu RISC V asemblera programmu instrukciju testēšanai. Kompilēt to ar GNU AS kompilatoru.
  • Demonstrēt iekārtas darbību ar simulatoru (ISim)

Resursi

Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkoda faili ar iekārtas dizainu.
  • PDF dokuments ar simulācijas rezultātiem un īsu pieredzes aprakstu.

MD_GPIO

Universāls perifērijas datu ievads un izvads (GPIO)

Mērķis

Iepazīt datu apmaiņas principus starp mikroprocesoru un perifērijas iekārtām.

Uzdevums
  • Izstrādāt moduļus pikrokontroliera ārējai iekārtai GPIO, kas spēj nodot un lasīt datus rakstot īpašā adresē.
    • Ieslēgt un izslēgt 8 LED, kas kartēti uz vienu baitu atmiņā. Katram LED atbilst savs bits baitā.
    • Nolasīt 8 slēdžu (Switch) stāvokļus lasot vienu baitu pēc konkrētas atmiņas adreses. Katram slēdzim atbilst savs bits baitā.
    • Realizēt GPIO iekārtas saskarni caur baitu konkrētā adresē operatīvajā atmiņā. Saskarni realizēt ar diviem reģistriem: Datu virziena reģistru un Datu reģistru.
  • Dizainu organizēt tā, lai izveidotie GPIO moduļi var tikt pielietoti arī citām perifērijas iekārtām:
    • Konfigurējot piekļuvi ārējām iekārtām caur UCF failu
    • Integrējot citus iekšējos moduļus kas izstrādāti Verilog vai shēmtehnikā.
  • Integrēt GPIO jūsu CPU projektā.
  • Izveidot vienkāršu RISC V asemblera programmu GPIO testēšanai. Kompilēt to ar GNU AS kompilatoru.
  • Demonstrēt iekārtas darbību ar aparatūru.

Piemēram var apskatīt GPIO organizāciju dažādu mikrokontrolieru dokumentācijā, piemēram Atmega328p.

Resursi

Iesniegt

Iesniegt e-studijās:

  • Verilog pirmkoda faili ar iekārtas dizainu.
  • PDF dokuments ar rezultātiem un īsu pieredzes aprakstu.

Informācijas resursi

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:


PMOD papildus moduļi

Mums ir pieejami dažādi PMOD perifērijas iekārtu moduļi (pārsvarā 1x6 formātā) par kuriem sīkāk var lasīt Digilentic portālā.

Xilinx ISE instalācija

Xilinx ISE WebPACK (14.7)

Xilinx ISE WebPACK (12.2)

Xilinx ISE lietošana

Vispārīga lietošana

Simulācija ar ISim

Simulācija ar ModelSim

Video applications using FPGA

ANVYL attīstītājrīks

ANVYL ir Xilinx Spartan 6G FPGA bāzēts attīstītājrīks ar dažādām papildus un perifērijas iekārtām.

PYNQ ietvars

PYNQ ir ietvars kas iespējo FPGA aparatūras funkciju izmantošanu ar Python programmēšanas valodu. Atbalstītā aparatūra iekļauj ZYNQ.

PYNQ informācijas avoti:

PYNQ projekti

PYNK un PMOD

HDL pamācības (Verilog, VHDL)

RISC-V

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Citi kursi un saites

  • 8 Bit Workshop - aparatūras simulators pārlūkā, tai skaitā Verilog.

Domu graudi

FPGA pielietojumi

Retrieved from "http://andromeda.df.lu.lv/wiki/index.php?title=LU-DIP-m&oldid=10788"