Digitālā projektēšana [M]

LU Maģistratūras kurss.

Mērķi

Iepazīties ar digitālās projektēšanas plūsmu un procesiem
Praktizēties digitālu ciparu iekārtu izstrādē uz FPGA, sākot ar vienkāršām loģiskām iekārtām līdz pat sarežģītām, piemeram konvejiera procesoram vai grafiskam kontrolierim.

Mājas un citi iesniedzamie darbi

Darbi iesniedzami elektroniski, pa epastu pasniedzējam.
E-pasta Subj. ir sekojošs: "DIP MD1 Vards Uzvards" - piemērs pirmajam mājasdarbam. Vārds uzvārds rakstāmi latīņu burtiem - bez garumzīmēm un tml. (failu sistēmu saderībai).
Teksts noformējams PDF faila formātā. Piemēram MD2 fails būtu sekojošs: DIP_MD2_Vards_Uzvards.pdf
Iesniedzamie projektu faili arhivējami tgz formātā, sekojoši: DIP_MD2_Vards_Uzvards.tgz Atspiežot šo failu tam jārada direktorija ar tādu pašu nosaukumu, kur atrodas visi faili. Ņemiet vērā ka izpildāmos failus sūtīt nevar - gmail neņem tos pretī, un vērtēšanai parasti pietiek ar dizaina failiem, piem. programmu tekstiem un Makefile ja tāds ir.

Vērtējums kursā

Kalendārs

Datums, nedēļa	Kursa saturs / prezentācijas	Praktiskie darbi un uzdevumi
10.02.2011.	Ievads digitālajā projektēšanā. izstrādes soļi. Dažādi testēšanas un simulēšanas līmeņi. Salīdzinājums ar programmatūras izstrādi.	Praktiskais darbs PD1.
17.02.2011.	Loģiskie elementi un shēmas. Loģikas izteiksmes un patiesību tabulas. Karno kartes. Loģiskās shēmas ģenerēšana no izteiksmes vai tabulas. Triggeri.
24.02.2011.	Citi loģiskie elementi. Multipleksori, dešifratori u.c. Hierarhiska loģisko elementu projektēšana. Reģistra faila piemērs. Loģisko primitīvu uzbūve. lauka tranzistors un CMOS tehnoloģija. NOT, NOR un NAND elementi ar tranzistoriem.	Uzdots MD1: uzzīmēt divu ieeju XOR implementāciju ar: 1. loģiskiem elementiem; 2. ar loģiskiem elementiem bet nekrustojot vadus; 3. ar lauka tranzistoriem.
03.03.2011.	Elektronisko čipu izstrāde un izmaksas. Tīrās istabas, derīgo čipu proporcija "yield" un faktori kas to ietekmē. Čipu maskas un to izmaksas. Čipu attēli, "Digital zoo". HDL - aparatūras apraksta valodas. Ievads Verilog.	Uzdots MD2: Projektēt summatoru diviem 4-bitu skaitļiem. Iesniegt risinājumu un novērtējumu ātrdarbībai, kas mērīts aizturēs. Noformēt risinājumu kā pdf failu. Termiņš MD1.
10.03.2011.	Atskats MD risinājumos. Bitu saskaitīšana. pus-saskaitītājs un pilnais saskaitītājs (half-adder, full-adder). Saskaitīšanas arhitektūras un paātrināšana. Ripple carry, carry-lookahead, carry-select un tabulas metodes.	Termiņš MD2, iesniegt elektroniski līdz 10:00.
17.03.2011.	Digitāla signāla aizture. Pulkstenis, takts frekvences ģenerators. Digitāli kontrolējami oscilatori (DCO), to kalibrācija un pielietojums mikrokontrolieros. Takst nobīde (clock skew). Pulksteņa sadalījums digitālās ierīcēs, H-koki.	Termiņš PD1-2, līdz 14:00.
24.03.2011.		Termiņš MD3. Kursa projekta pieteikums, uz vienas lapas PDF formātā. Ko projektēt, un kāpēc.
31.03.2011.
07.04.2011.
14.04.2011.
21.04.2011.
28.04.2011.
05.05.2011.
12.05.2011.
19.05.2011.
26.05.2011.
xx.06.2011.	Projekta pabeigšana un gatavošanās eksāmenam.