Difference between revisions of "DIPb10:KP1"

From DiLab
Jump to: navigation, search
(Vientakts procesora elementu projektēšana)
(1.posms)
 
Line 16: Line 16:
 
** izejas signāli RESULT(31:0), ZERO, OVERFLOW, CarryOut
 
** izejas signāli RESULT(31:0), ZERO, OVERFLOW, CarryOut
 
** operācijas AND(0000), OR(0001), ADD(0010), SUB(0110), SLT(0111), NOR(1100)
 
** operācijas AND(0000), OR(0001), ADD(0010), SUB(0110), SLT(0111), NOR(1100)
* Iesūtīšanas termiņš 11.11.20126 08:30
+
* Iesūtīšanas termiņš 11.08.2019 08:30
* Atrādīšanas termiņš 11.11.2016 11:25
+
* Atrādīšanas termiņš 11.08.2019 11:25

Latest revision as of 08:47, 11 October 2019

Vientakts procesora elementu projektēšana

  • Kursa projektu studenti veic individuāli.
  • Kursa projekta izpilde var tikt veikta gan praktisko darbu laikā, izmantojot LU datorresursus, gan citā laikā, izmantojot citus studentiem pieejamos datorresursus.
  • Lai nokārtotu ieskaiti, ir jābūt izpildītiem sekojošiem nosacījumiem:
    • ir iesūtīts saarhivēts ISE projekts;
    • praktisko darbu laikā ir atrādīts ISE projekts, kurā ar testpiemēriem tiek prezentēta izveidotā funkcionalitāte;


1.posms

  • Aritmētiski loģiskais bloks (ALU) - 5.4, B.5, B.6
    • ieejas signāli A(31:0), B(31:0), OPCODE(3:0)
    • izejas signāli RESULT(31:0), ZERO, OVERFLOW, CarryOut
    • operācijas AND(0000), OR(0001), ADD(0010), SUB(0110), SLT(0111), NOR(1100)
  • Iesūtīšanas termiņš 11.08.2019 08:30
  • Atrādīšanas termiņš 11.08.2019 11:25