DIPb09:PD6

From DiLab
Jump to: navigation, search
  • Uzdevums 1: Xilinx ISE vidē izveidot jaunu projektu un tajā realizēt loģisko shēmu Verilog valodā pēc sekojošas specifikācijas
  • Uzdevums 2: Veikt izveidotā projekta lejupielādi uz Xilinx Spartan 3E platformas
  • Uzdevums 3: Papildināt izveidoto projektu ar frekvences dalītāju, kas nodrošina Verilog moduļa counter ieejā CLOCK signālu ar frekvenci 1Hz