Difference between revisions of "DIPb09:PD6"
(New page: * Uzdevums 1: Xilinx ISE vidē izveidot jaunu projektu un tajā realizēt loģisko shēmu Verilog valodā pēc [http://toolbox.xilinx.com/docsan/xilinx92/books/docs/qst/qst.pdf sekojošas]...) |
(No difference)
|
Latest revision as of 20:37, 12 November 2009
- Uzdevums 1: Xilinx ISE vidē izveidot jaunu projektu un tajā realizēt loģisko shēmu Verilog valodā pēc sekojošas specifikācijas
- Uzdevums 2: Veikt izveidotā projekta lejupielādi uz Xilinx Spartan 3E platformas
- Uzdevums 3: Papildināt izveidoto projektu ar frekvences dalītāju, kas nodrošina Verilog moduļa counter ieejā CLOCK signālu ar frekvenci 1Hz
