Difference between revisions of "LU-DIP-b"

From DiLab
Jump to: navigation, search
(Kalendārs)
Line 20: Line 20:
 
! Kursa saturs
 
! Kursa saturs
 
|-
 
|-
| 29.08.2016
+
| 29.08.2018
- 02.09.2016
+
- 02.09.2018
 
| Reģistrācijas nedēļa
 
| Reģistrācijas nedēļa
 
|-
 
|-
| 09.09.2016
+
| 07.09.2018
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
 
| [http://selavo.lv/kursi/dip/L01-Introduction.1.02.pdf Ievadlekcija. Digitālās projektēšanas process.]
  
Line 31: Line 31:
 
Mājas darbs [[DIPb10:MD1 | MD1]]
 
Mājas darbs [[DIPb10:MD1 | MD1]]
 
|-
 
|-
| 16.09.2016
+
| 14.09.2018
 
| [http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.]
 
| [http://selavo.lv/kursi/dip/L02-Spartan3E.1.01.pdf Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.]
  
Line 38: Line 38:
 
Mājas darbs [[DIPb10:MD2 | MD2]]
 
Mājas darbs [[DIPb10:MD2 | MD2]]
 
|-
 
|-
| 23.09.2016
+
| 21.09.2018
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
 
| [http://selavo.lv/kursi/dip/L03-Triggers&Clock.1.02.pdf Trigeri. Pulkstenis.]
  
Line 45: Line 45:
 
Mājas darbs [[DIPb10:MD3 | MD3]]
 
Mājas darbs [[DIPb10:MD3 | MD3]]
 
|-
 
|-
| 30.09.2016
+
| 28.09.2018
 
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
 
| [http://selavo.lv/kursi/dip/L04-CPUPartOne.1.02.pdf CPU. DataPath. ALU.]
  
Line 52: Line 52:
 
Mājas darbs [[DIPb10:MD4 | MD4]]
 
Mājas darbs [[DIPb10:MD4 | MD4]]
 
|-
 
|-
| 07.10.2016
+
| 5.10.2018
 
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
 
| [http://selavo.lv/kursi/dip/L05-CPUPartTwo.1.02.pdf CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.]
  
Line 59: Line 59:
 
Kursa projekts [[DIPb10:KP1 | KP1]]
 
Kursa projekts [[DIPb10:KP1 | KP1]]
 
|-
 
|-
| 14.10.2016
+
| 12.10.2018
 
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]  
 
| [http://selavo.lv/kursi/dip/L09-HDLVerilog.1.02.pdf Aparatūras apraksta valodas. Verilog.]  
 
[http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
 
[http://selavo.lv/kursi/dip/L06-CPUPartThree.1.02.pdf CPU. DataPath (turpinājums). Zarošanās. Kontrole.]
Line 65: Line 65:
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP1 | KP1]].
 
|-
 
|-
| 21.10.2016
+
| 19.10.2018
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgdXJLaFdFaWNPNWs Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)]
 
[http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
 
[http://selavo.lv/kursi/dip/L07-CPUPartFour.1.02.pdf CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.]
Line 72: Line 72:
  
 
|-
 
|-
| 28.10.2016
+
| 26.10.2018
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
 
| [http://selavo.lv/kursi/dip/L11-Memory.1.02.pdf Atmiņa. Fiziskās realizācijas varianti.]
 
Kursa projekts [[DIPb10:KP2 | KP2]]
 
Kursa projekts [[DIPb10:KP2 | KP2]]
 
|-
 
|-
| 04.11.2016
+
| 02.11.2018
 
| [https://dl.dropboxusercontent.com/u/9272970/CPU_LU.pdf Vientakts Procesors.]
 
| [https://dl.dropboxusercontent.com/u/9272970/CPU_LU.pdf Vientakts Procesors.]
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 
|-
 
|-
| 11.11.2016
+
| 09.11.2018
 
| '''Vidus semestra kontroldarbs'''  
 
| '''Vidus semestra kontroldarbs'''  
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP2 | KP2]].
 
|-
 
|-
| 18.11.2016
+
| 16.11.2018
 
| [http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
 
| [http://selavo.lv/kursi/dip/L10-HDLVHDL.1.02.pdf Aparatūras apraksta valodas. VHDL.]
 
Kursa projekts [[DIPb10:KP3 | KP2]]
 
Kursa projekts [[DIPb10:KP3 | KP2]]
 
|-
 
|-
| 25.11.2016
+
| 23.11.2018
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgQkZHVWNSN3JxZ00 Kopnes, saskarnes, to iedalījums.]
 
| [https://drive.google.com/open?id=0B55VrJN-wdIgQkZHVWNSN3JxZ00 Kopnes, saskarnes, to iedalījums.]
 
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrálo mikroshému kopnes.]
 
[https://drive.google.com/open?id=0B55VrJN-wdIgYjhWQkxFbXNJbUE Integrálo mikroshému kopnes.]
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP2]].
 
Praktiskajos darbos turpinām strādāt pie kursa projekta [[DIPb10:KP3 | KP2]].
 
|-
 
|-
| 02.12.2016
+
| 30.11.2018
 
| [http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
 
| [http://selavo.lv/kursi/dip/L12-MulticycleCPU.1.01.pdf Daudztaktu procesors.]
  
Line 100: Line 100:
 
[http://bear.ces.cwru.edu/eecs_318/eecs_318_7.pdf Multicycle CPU] PDF 455.60KB (lekciju slaidi no Case Western Reserve University)
 
[http://bear.ces.cwru.edu/eecs_318/eecs_318_7.pdf Multicycle CPU] PDF 455.60KB (lekciju slaidi no Case Western Reserve University)
 
|-
 
|-
| 09.12.2016
+
| 07.12.2018
 
| [http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
 
| [http://selavo.lv/kursi/dip/L13-MulticycleCPUPartTwo.1.02.pdf Daudztaktu procesors (nobeigums).]
  
Line 107: Line 107:
 
[http://www.sdsc.edu/~allans/cs141/l11redo.pdf Designing a Pipelined CPU] PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)
 
[http://www.sdsc.edu/~allans/cs141/l11redo.pdf Designing a Pipelined CPU] PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)
 
|-
 
|-
| 16.12.2016
+
| 14.12.2018
 
| [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf FPGA.]
 
| [http://selavo.lv/kursi/dip/L14-FPGA.1.01.pdf FPGA.]
  
Line 114: Line 114:
 
[http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] PDF 1.06MB (lekciju slaidi no Lund University)  
 
[http://www.ppouyan.net/wp-content/uploads/2010/09/fpga.pdf How Does FPGA Work] PDF 1.06MB (lekciju slaidi no Lund University)  
 
|-
 
|-
| 23.12.2016
+
| 24.12.2018
- 01.01.2017
+
- 01.01.2019
 
| Ziemassvētku un Jaungada brīvdienas  
 
| Ziemassvētku un Jaungada brīvdienas  
 
|-
 
|-
| xx.01.2017,
+
| xx.01.2019
xx.01.2017
 
| Konsultācijas
 
|-
 
| xx.01.2017
 
 
| '''xx:xx: Gala eksāmena kontroldarbs'''  
 
| '''xx:xx: Gala eksāmena kontroldarbs'''  
 
|-
 
|-
| xx.01.2017
+
| xx.01.2019
 
| '''xx:xx:  Projektu prezentācijas - kursa noslēgums'''
 
| '''xx:xx:  Projektu prezentācijas - kursa noslēgums'''
 
|-
 
|-

Revision as of 21:47, 12 September 2018

Ievads digitālajā projektēšanā (DIP)

LU DF bakalaura studiju kurss DatZ3074, meklēt eStudijās.


Kurss šajā semestrī tiks vadīts attālināti, tāpēc klātienes lekcijas nebūs, izņemot kad iepriekš paziņots.

Wiki informācija tiks atjaunota tuvākajās dienās. Līdz tam lūdzu sekot kursa slack kanālam.


Darbu iesniegšana un vērtēšana

Praktisko un mājas darbu iesniegšana izpildāma noteiktajos datumos un laikos elektroniski, e-studijās.

  • Iesniegšanas termiņa laiks ir 30 minūtes pirms lekcijas sākuma.
  • Ja darbs iesniedzams e-pastā, tad Subj. jānorāda sekojošā formā "DIP MD1 Vards Uzvards" - piemērs MD1 iesniegumam.
  • Iesniegto failu vārdam jābūt sekojošā formātā, ar svītru tukšumu vietā, piemēram: "DIP_MD1_Vards_Uzvards.pdf"
  • Ja iesniedzams teksts, piemēram, eseja vai apraksts, tad failam jābūt PDF formātā, ja vien nav prasīts citādi uzdevuma nosacījumos.
  • Ja iesniedzami vairāki faili, piemēram, programmas pirmkods, tad tie iepriekš arhivējami kā *.zip arhīvs ar tādu pat faila vārdu kā aprakstīts iepriekš: "DIP_MD1_Vards_Uzvards.zip".
  • Ja darbs tiek iesniegts ar novēlošanos, rezultāts tiek samazināts par 50%. Ja darbs iesniegts vairāk kā nedēļu pēc termiņa, pasniedzējs darbu var nepieņemt.


Kalendārs

Nedēļas datumi Kursa saturs
29.08.2018

- 02.09.2018

Reģistrācijas nedēļa
07.09.2018 Ievadlekcija. Digitālās projektēšanas process.

Praktiskais darbs PD1.

Mājas darbs MD1

14.09.2018 Digitālo iekārtu izstrādes pamatelementi. Xilinx Spartan 3E.

Praktiskais darbs PD2.

Mājas darbs MD2

21.09.2018 Trigeri. Pulkstenis.

Praktiskais darbs PD3.

Mājas darbs MD3

28.09.2018 CPU. DataPath. ALU.

Praktiskais darbs PD4.

Mājas darbs MD4

5.10.2018 CPU. DataPath (turpinājums). Instrukciju izpildes maģistrāle.

Praktiskais darbs PD5.

Kursa projekts KP1

12.10.2018 Aparatūras apraksta valodas. Verilog.

CPU. DataPath (turpinājums). Zarošanās. Kontrole. Praktiskajos darbos turpinām strādāt pie kursa projekta KP1.

19.10.2018 Verilog (turpinājums). Galīgs Stāvokļu Automāts (FSM)

CPU. DataPath (nobeigums). Ātrāks summators. Reģistru fails.

Praktiskajos darbos veidojam VGA kontroleri [1]

26.10.2018 Atmiņa. Fiziskās realizācijas varianti.

Kursa projekts KP2

02.11.2018 Vientakts Procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

09.11.2018 Vidus semestra kontroldarbs

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

16.11.2018 Aparatūras apraksta valodas. VHDL.

Kursa projekts KP2

23.11.2018 Kopnes, saskarnes, to iedalījums.

Integrálo mikroshému kopnes. Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

30.11.2018 Daudztaktu procesors.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Multicycle CPU PDF 455.60KB (lekciju slaidi no Case Western Reserve University)

07.12.2018 Daudztaktu procesors (nobeigums).

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

Designing a Pipelined CPU PDF 116.22KB (lekciju slaidi no San Diego Supercomputer Center)

14.12.2018 FPGA.

Praktiskajos darbos turpinām strādāt pie kursa projekta KP2.

How Does FPGA Work PDF 1.06MB (lekciju slaidi no Lund University)

24.12.2018

- 01.01.2019

Ziemassvētku un Jaungada brīvdienas
xx.01.2019 xx:xx: Gala eksāmena kontroldarbs
xx.01.2019 xx:xx: Projektu prezentācijas - kursa noslēgums

Praktiskie darbi (PD)

Mājas darbi (MD)

Kursa projekti (KP)

Resursi


Digital design textbooks @ Digilent Inc.

Saites

Xilinx produkti (FPGA čipi)

Xilinx attīstītajrīki

DiLab ir pieejami sekojoši Xilinx (Digilent) attīstītajrīki:

Xilinx ISE WebPACK (14.7)

Papildus:

Xilinx ISE WebPACK (12.2)

Video applications using FPGA

HDL tutorials

Seriālie protokoli

IP cores priekš FPGA


Ieteikumi prezentāciju veidošanā

Piezīmes par plakātu un prezentāciju veidošanu

Atsauksmes par kursu


Citi kursi un saites

Domu graudi

FPGA pielietojumi